Cadence Meluncurkan Solusi Emulasi dan Prototipingan Kinerja Cepat untuk Verifikasi SoC Miliardan Gate
Cadence Design Systems hari ini memperkenalkan platform emulasi dan prototipingan terbarunya, yang menjanjikan debugging hardware pre-silicon dan validasi perangkat lunak terbaik dan berkinerja tertinggi untuk desain SoC miliaran gate.
Dengan antarmuka kompiler terpadu dan antarmuka debug serta testbench umum, sistem emulasi enterprise Palladium Z2 dan sistem prototipingan enterprise Protium X2 baru memberikan dua kali kapasitas dan 1,5 kali kinerja dari pendahulunya. Teknologi kompilasi modular terobosan dapat memproses 10 miliar gate dalam kurang dari 10 jam pada Palladium Z2 dan dalam kurang dari 24 jam pada Protium X2.
Pusat dari kombinasi Palladium Z2 / Protium X2 adalah antarmuka kompiler terpadu: desain yang dikompilasi untuk Palladium akan dikompilasi dan berjalan pada Protium. Alur kerja yang terintegrasi secara lancar, debug terpadu, antarmuka virtual dan fisik bersama, dan konten testbench umum memungkinkan migrasi cepat dari emulasi ke prototipingan. Kapasitas yang dapat diskalakan menjawab tuntutan desain mobile, konsumen, dan komputasi hiperskala.
Paul Cunningham, senior vice president dan general manager grup sistem dan verifikasi Cadence, mengatakan, 'Verifikasi pre-silicon desain SoC canggih memerlukan solusi dengan kapasitas miliaran gate yang menawarkan kinerja tertinggi dan debug yang cepat serta dapat diprediksi. Pasangan dinamis baru kami memenuhi persyaratan ini dengan dua sistem yang terintegrasi erat: emulasi Palladium Z2 yang dioptimalkan untuk debug hardware yang cepat dan dapat diprediksi dan prototipingan Protium X2 yang dioptimalkan untuk validasi perangkat lunak miliaran gate berkinerja tertinggi. Kami sangat tertarik dengan minat pelanggan yang kuat dan menantikan kemitraan dengan mereka untuk memanfaatkan sistem baru ini guna mencapai throughput verifikasi tertinggi pada desain mereka.'
Pelanggan awal telah menyoroti manfaat throughput verifikasi front-end umum. Di Nvidia, senior director untuk rekayasa hardware Narendra Konda mengatakan, 'Kompleksitas desain grafis high-end dan hiperskala kami meningkat dengan setiap generasi, sementara jadwal waktu-ke-pasar kami semakin sempit. Menggunakan alur kerja front-end umum dalam sistem Palladium Z2 dan Protium X2 Cadence, kami mengoptimalkan distribusi beban kerja antara verifikasi, validasi, dan bring-up perangkat lunak pre-silicon. Dengan kapasitas yang dapat digunakan dua kali lipat, throughput 50 persen lebih tinggi, dan waktu putar kompiler modular yang lebih cepat, kami dapat memvalidasi desain GPU dan SoC paling canggih kami secara komprehensif dan tepat waktu.'
Sementara itu, di Arm, senior director layanan desain Tran Nguyen mengatakan, 'Emulasi kelas terbaik adalah kunci keberhasilan kami, dan Arm menggunakan emulasi secara luas bersama simulasi pada server berbasis Arm untuk mencapai throughput verifikasi tertinggi. Dengan sistem Cadence Palladium Z2 baru, kami telah melihat peningkatan kinerja hingga 50 persen dan peningkatan kapasitas 2 kali lipat untuk desain terbaru kami, yang memberikan kami kemampuan pre-silicon yang kuat yang diperlukan untuk memverifikasi IP dan produk generasi berikutnya kami.'
Seperti pendahulunya, Palladium Z2 dan Protium X2 dibangun dengan konfigurasi rak standar dan dimaksudkan untuk dipasang di dalam data center dan diakses dari meja insinyur. Keduanya dapat menangani banyak desain secara bersamaan, tergantung pada berapa banyak kapasitas yang sebenarnya diperlukan oleh desain individual. Granularitas yang dapat dibagi adalah pada level chip individual di dalam sistem, dan kedua sistem dapat diskalakan sehingga setiap chip individual dapat digunakan secara paralel untuk desain yang berbeda:
Palladium Z2 dapat diskalakan dari satu chip dengan 8 juta gate dan dapat memiliki hingga 144 pekerjaan serentak per rak. Atau dapat diskalakan hingga 18,4 miliar gate per rak jika seluruh rak digunakan untuk satu desain. Di luar itu, hingga 12 rak dapat digunakan untuk satu desain dan dapat diskalakan hingga 18,4 miliar gate.
Rak penuh Protium X2 berisi 60 FPGA dan kami memiliki pelanggan yang menjalankan 60 pekerjaan secara paralel. Karena satu FPGA dalam Protium X2 menampung sekitar 40 juta gate, ini bukan desain kecil. Seluruh rak dapat digunakan untuk satu desain sebesar 2,4 miliar gate. Atau, seperti dengan Palladium Z2, desain besar dapat diskalakan lebih lanjut di seluruh beberapa rak.
Alur verifikasi lengkap Cadence, termasuk emulasi Palladium Z2, prototipingan Protium X2, simulasi logika Xcelium, platform verifikasi formal JasperGold, dan suite aplikasi verifikasi cerdas Cadence, memberikan throughput verifikasi tertinggi bug per dolar per hari, menurut perusahaan.
