Irama kecepatan miliar gerbang verifikasi SoC

Cadence Design Systems telah meluncurkan sistem emulasi dan prototipe generasi berikutnya yang dikatakan menawarkan debug perangkat keras pra-silikon kinerja tercepat dan validasi perangkat lunak untuk verifikasi desain miliar gerbang system-on-chip (SoC).

Dengan antarmuka kompiler terpadu serta antarmuka debug umum dan konten testbench, emulasi perusahaan Palladium Z2 yang baru dan sistem prototipe perusahaan Protium X2 memberi pelanggan kapasitas 2X dan peningkatan kinerja 1,5X dibandingkan pendahulunya, memungkinkan lebih banyak siklus validasi untuk dijalankan pada chip yang lebih besar dalam waktu yang lebih singkat. Cadence mengatakan kedua sistem juga menawarkan terobosan teknologi kompilasi modular yang mampu mengkompilasi 10 miliar gerbang dalam waktu kurang dari 10 jam pada sistem Palladium Z2 dan dalam waktu kurang dari 24 jam pada sistem Protium X2.

Kunci dari kombinasi Palladium Z2 / Protium X2, yang merupakan bagian dari rangkaian verifikasi Cadence yang lebih luas termasuk aplikasi verifikasi cerdas, adalah antarmuka kompiler terpadu yang berarti desain yang dikompilasi untuk Palladium akan dikompilasi dan dijalankan di Protium. Dengan aliran yang terintegrasi dengan mulus, debug terpadu, antarmuka virtual dan fisik umum, dan konten testbench di seluruh sistem, kedua sistem menawarkan migrasi dan pengujian desain yang cepat dari emulasi hingga pembuatan prototipe. Kapasitas terukur berarti mereka dirancang untuk mengatasi tantangan yang dihadapi oleh mereka yang merancang aplikasi paling canggih, termasuk desain komputasi seluler, konsumen, dan skala besar.

Paul Cunningham dari Cadence mengatakan, “Verifikasi pra-silikon dari desain SoC canggih memerlukan solusi dengan kapasitas multi-miliar gerbang yang menawarkan kinerja tertinggi dan debug yang dapat diprediksi dengan cepat.” Wakil presiden senior dan manajer umum grup sistem dan verifikasi menambahkan, “Duo dinamis baru kami memenuhi persyaratan ini dengan dua sistem yang terintegrasi erat, emulasi Palladium Z2 yang dioptimalkan untuk debug perangkat keras yang dapat diprediksi dengan cepat dan prototyping Protium X2 yang dioptimalkan untuk kinerja tertinggi multi-miliar- validasi perangkat lunak gerbang. Kami senang dengan minat pelanggan yang kuat dan berharap dapat bermitra dengan mereka untuk memanfaatkan sistem baru ini guna mencapai hasil verifikasi tertinggi pada desain mereka.”

Pelanggan awal telah mengomentari manfaat dari throughput verifikasi front-end yang umum. Di Nvidia, direktur senior untuk rekayasa perangkat keras, Narendra Konda, mengatakan, “Kompleksitas grafis kelas atas dan desain hyperscale kami meningkat setiap generasi, sementara jadwal waktu-ke-pasar kami semakin ketat. Menggunakan aliran front-end umum dalam sistem Cadence Palladium Z2 dan Protium X2, kami mengoptimalkan distribusi beban kerja antara verifikasi, validasi, dan peningkatan perangkat lunak pra-silikon. Dengan kapasitas yang dapat digunakan dua kali lipat, throughput 50 persen lebih tinggi, dan perputaran kompiler modular yang lebih cepat, kami dapat memvalidasi desain GPU dan SoC kami yang paling canggih secara komprehensif dan sesuai jadwal.”

Sementara itu, di Arm, direktur senior layanan desain, Tran Nguyen, mengatakan, “Emulasi terbaik di kelasnya adalah kunci keberhasilan kami, dan Arm menggunakan emulasi secara ekstensif bersama dengan simulasi pada server berbasis Arm untuk mencapai throughput verifikasi tertinggi. Dengan sistem Cadence Palladium Z2 yang baru, kami telah melihat peningkatan kinerja hingga 50% dan peningkatan kapasitas 2X untuk desain terbaru kami, memberikan kami kemampuan pra-silikon yang kuat yang diperlukan untuk memverifikasi IP dan produk generasi berikutnya.”

Seperti pendahulunya, Palladium Z2 dan Protium X2 dibuat dengan konfigurasi rak standar dan dimaksudkan untuk dipasang di dalam pusat data dan diakses dari meja teknisi. Keduanya dapat menangani banyak desain secara bersamaan, tergantung pada seberapa besar kapasitas yang sebenarnya dibutuhkan oleh masing-masing desain. Perincian yang dapat dibagi ada di chip individual di dalam sistem, dan kedua sistem diskalakan sehingga masing-masing chip dapat digunakan secara paralel untuk desain yang berbeda:

• Palladium Z2 menskala dari satu chip dengan 8 juta gerbang dan dapat memiliki hingga 144 pekerjaan bersamaan per rak. Atau dapat ditingkatkan hingga 18,4 miliar gerbang per rak jika seluruh rak digunakan untuk satu desain. Selain itu, hingga 12 rak dapat digunakan untuk satu desain dan menskalakan hingga 18,4 miliar gerbang.
• Satu rak penuh Protium X2 berisi 60 FPGA dan kami memiliki pelanggan yang menjalankan 60 pekerjaan secara paralel. Karena satu FPGA di Protium X2 menampung ~40 juta gerbang, ini bukan desain kecil. Seluruh rak dapat digunakan untuk satu desain 2,4 miliar gerbang. Atau, seperti Palladium Z2, desain besar dapat ditingkatkan lebih lanjut di beberapa rak.

Alur penuh verifikasi Cadence, termasuk emulasi Palladium Z2, prototyping Protium X2, simulasi logika Xcelium, platform verifikasi formal JasperGold, dan rangkaian aplikasi verifikasi cerdas Cadence, memberikan throughput verifikasi tertinggi untuk bug per dolar per hari, menurut perusahaan.