Mengoptimalkan INL Cahaya Rendah di Sensor Gambar CMOS:Analisis &Simulasi
Dengan meningkatnya permintaan akan sensor gambar beresolusi lebih tinggi, jarak piksel telah dikurangi agar sesuai dengan jumlah piksel yang lebih besar dalam ukuran sensor yang sama. Untuk membaca pada kecepatan bingkai yang sama, beberapa baris harus dibaca secara bersamaan. Hal ini memerlukan beberapa konverter analog ke data (ADC) per pitch piksel. Akibatnya, nada ADC telah dikurangi lebih jauh lagi, sehingga membutuhkan tata letak yang lebih ketat. Kemungkinan terjadinya penggandengan parasit meningkat, yang bermanifestasi sebagai crosstalk listrik. Dalam arsitektur ADC lereng tunggal, ADC memiliki beberapa jaringan yang sama, termasuk suplai, ground, bias, dan ramp. Sejumlah besar ADC yang melakukan konversi pada saat yang sama dapat menyebabkan kickback pada jaringan bersama ini. Hal ini dapat menimbulkan ketidakidealan, salah satunya adalah nonlinier.
Gambar 1. Arsitektur pembacaan kolom-paralel. (Gambar:Silikon Forza)
Selain sumber nonlinier tradisional, efek tingkat array menjadi lebih terlihat karena ukuran array ADC yang lebih besar dan padat. Hal ini dapat menyebabkan penurunan pada plot linearitas yang sulit dikoreksi dan memerlukan beberapa kurva koreksi. Secara tradisional, kolom hitam optik digunakan untuk koreksi kebisingan baris dan pembatalan offset. Karena semuanya mempunyai tingkat sinyal yang serupa, mereka mengkonversi pada saat yang sama dan menimbulkan gangguan pada jaringan bersama. Hal ini dapat menciptakan ketidaklinieran di bagian gambar yang lebih gelap, yang lebih terlihat oleh mata manusia. Selain itu, jumlah konversi ADC dalam kegelapan dapat berubah tergantung pemandangan. Akibatnya, besarnya gangguan bervariasi dan semakin sulit untuk diperbaiki. Oleh karena itu, lebih baik hilangkan masalah pada sumbernya.
ADC dan Linearitas Kemiringan Tunggal
Gambar 2. ADC kemiringan tunggal pada umumnya. Bus kolom piksel dibaca menggunakan operasi CDS. (Gambar:Silikon Forza)
Arsitektur ADC kolom-paralel dan skema ADC kemiringan tunggal masing-masing ditunjukkan pada Gambar 1 dan Gambar 2. ADC menggunakan pengambilan sampel ganda berkorelasi (CDS) untuk membaca tegangan piksel. Penetapan nol otomatis (AZ) diselesaikan sehubungan dengan tingkat pengaturan ulang piksel. Jalan diadakan pada tingkat referensi tetap dan tingkat piksel TG diambil sampelnya. Level ini dibandingkan dengan sinyal ramp yang berkisar dari tinggi ke rendah dalam skenario ini. Pada saat sinyal ramp dan level TG sama, pulsa kait dihasilkan.
Pulsa ini digunakan untuk mengunci nilai penghitung, yaitu kode digital yang diinginkan sesuai dengan sinyal piksel. Dalam array ADC, terdapat satu ADC per kolom jalur bus. Persediaan, landasan, bias, dan tanjakan digunakan bersama oleh semua ADC dalam susunan. Akibatnya, gangguan apa pun pada jaringan bersama ini — yang disebabkan oleh kickback saat bagian-bagian array ADC dikonversi secara bersamaan — akan menjadi hal yang umum terjadi pada semua ADC saat membaca baris tertentu. Biasanya, kolom gelap secara optik ditambahkan di sisi susunan piksel aktif untuk mengoreksi noise baris atau offset tetap.
Linearitas mengukur perbedaan antara keluaran terukur dan keluaran ideal. Ini diukur dalam bentuk nonlinier terintegrasi (INL). Sumber khas INL dalam sensor gambar CMOS mencakup pengikut sumber keluaran piksel, sumber arus VLN, ramp, kapasitor pengambilan sampel di front-end ADC, dan preamplifier. Kontribusi pengikut sumber piksel terhadap INL terutama disebabkan oleh efek tubuh, yang meningkatkan tegangan ambang batas perangkat seiring dengan peningkatan tegangan sumber. Ini dikenal sebagai sinyal gelap (Gambar 3). Arus VLN berubah seiring dengan bervariasinya tegangan sumber saluran perangkat VLN (modulasi panjang saluran). Variasi arus VLN mempengaruhi transkonduktansi (gm) pengikut sumber keluaran piksel, sehingga sinyal penguatannya bergantung (1) dengan Rs adalah impedansi keluaran VLN.
Gambar 3. Source follower dan body yang dihasilkan berpengaruh terhadap outputnya. (Gambar:Silikon Forza)
Menggunakan sumber arus VLN cascode membantu mengurangi efek modulasi panjang saluran. Namun, hal ini memiliki efek samping yaitu mengurangi jangkauan sinyal piksel yang dapat digunakan karena perangkat VLN dapat keluar dari saturasi pada tingkat sinyal terang. Ramp adalah sumber utama INL lainnya, khususnya pada level sinyal gelap, karena terbatasnya resistansi sumber arus di generator ramp. Terakhir, di ADC, sumber utama INL adalah rangkaian sampling dan preamp. Sirkuit pengambilan sampel INL terjadi karena resistansi sakelar yang bergantung pada sinyal dan kapasitansi tutup pengambilan sampel yang bergantung pada sinyal, yang memengaruhi kesalahan penyelesaian tingkat pengaturan ulang piksel dan tingkat TG piksel.
Sumber INL Cahaya Rendah dan Kemungkinan Solusinya
Seperti dijelaskan di Bagian 2, semua ADC berbagi pasokan/tanah, bias, dan ramp. Jika sejumlah besar ADC melakukan konversi secara bersamaan, kickback akan terjadi pada jaringan bersama. Karena CDS digunakan untuk membatalkan offset acak piksel dan ADC, konversi untuk level sinyal yang sama terjadi dalam jarak yang berdekatan. Akibatnya, jika beberapa ADC mengkonversi level sinyal yang sama, kickback yang signifikan akan menghasilkan INL. Efek ini lebih menonjol di wilayah sinyal gelap di mana derau temporal piksel dan ADC mendominasi derau tembakan foton. ADC yang mengkonversi level sinyal yang lebih cerah mempunyai noise tembakan yang lebih banyak dan tidak melakukan konversi pada saat yang bersamaan, sehingga menghasilkan kickback yang lebih terdistribusi. Selain kolom hitam optik, jumlah ADC yang dikonversi di wilayah sinyal gelap dapat berubah tergantung pemandangan. Gangguan juga memiliki komponen spasial, dengan ADC yang dekat dengan sumber gangguan mengalami dampak balik yang lebih besar, sehingga menghasilkan INL yang lebih besar. Akibatnya, INL akan bergantung pada pemandangan baik dalam besaran maupun distribusi spasial, yang sangat sulit diperbaiki dalam pasca-pemrosesan. Oleh karena itu, mengurangi INL pada chip diinginkan.
Rumus ini menjelaskan variasi arus VLN mempengaruhi transkonduktansi (gm) pengikut sumber keluaran piksel, menjadikan sinyal penguatannya bergantung (1) di mana Rs adalah impedansi keluaran VLN. (Gambar:Silikon Forza)
Ramp adalah sumber utama INL. ADC yang mengonversi larik aktif akan mengalami gangguan pada plot INL-nya pada tingkat cahaya redup karena gangguan pada kemiringan ramp. Besarnya gangguan akan berkurang di ADC yang lebih jauh dari sumbernya, sebagai low pass filter dari parasit RC pada jalur distribusi ramp. Gangguan pada ramp disebabkan oleh efek kickback dari transisi keluaran preamp, melalui kapasitansi parasit ke ramp. Karena pitch ADC yang kecil, diperlukan perutean yang lebih ketat, sehingga lebih sulit untuk mengisolasi ramp.
Gambar 4. Kapasitansi Miller pada preamp. (Gambar:Silikon Forza)
Jika persentase agresor meningkat, bergantung pada lokasi kejadian, suap akan meningkat. Pertimbangan yang cermat harus diberikan pada perutean ramp saat membuat tata letak untuk kolom ADC. Sumber kopling parasit lainnya adalah CGD dari input MOSFET preamp (Gambar 4). Perangkat ini dirancang untuk memiliki W dan L yang besar untuk mengurangi kebisingan kedipan, dan karenanya memiliki kapasitansi terkait yang lebih besar. Menggunakan konfigurasi cascode pada preamp membantu mengurangi efek Miller pada kapasitansi.
Sumber gangguan lainnya adalah bias komparator. Gangguan dapat terjadi pada bias itu sendiri, atau pada supply/ground yang menjadi acuannya. Hal ini disebabkan oleh CGD dari sumber arus (yaitu mekanisme yang sama dengan preamp). Gangguan pasokan/tanah disebabkan oleh penurunan IR secara tiba-tiba ketika keluaran komparator beralih. Tingkat penurunan IR bisa menjadi besar karena arusnya tidak dapat diabaikan, terutama ketika banyak ADC berkonversi secara bersamaan, atau ketika impedansi suplai dan ground besar, misalnya karena terbatasnya jumlah lapisan logam.
Gambar 5. Variasi konversi ADC karena perbedaan waktu transisi. (Gambar:Silikon Forza)
Sebagai akibat dari tren saat ini yang beralih ke resolusi lebih tinggi dalam format sensor gambar yang sama dan kecepatan frame yang lebih tinggi, pitch ADC telah dikurangi agar sesuai dengan lebih banyak ADC dan mencapai spesifikasi. Namun karena ukuran sensor tidak disesuaikan, rute untuk jaringan suplai dan ground tidak mengalami perbaikan dengan faktor yang sama. Penurunan IR menyebabkan perubahan VGS bias komparator, yang mengakibatkan perubahan arus pada komparator ADC korban. Pada gilirannya, noise pada arus bias mengubah waktu transisi komparator, yang dapat bermanifestasi sebagai nonlinier (Gambar 5).
Nonlinier menjadi lebih signifikan untuk laju penghitungan ADC yang lebih cepat, yang digunakan untuk mengurangi waktu baris efektif guna mencapai laju bingkai yang tinggi. Untuk mengurangi gangguan, ada beberapa pilihan. Pertama, kekuatan penggerak generator bias dapat ditingkatkan untuk menurunkan impedansi simpul bias, yang akan membantu penyelesaian gangguan lebih cepat. Kedua, jumlah gerbang peralihan cepat pada domain daya yang sama dapat dikurangi, yang membantu mengurangi penurunan IR pada pasokan/arde. Hal ini dicapai dengan memindahkan perangkat ini ke domain daya yang berbeda. Pertimbangan yang cermat juga harus diberikan untuk meminimalkan hambatan pasokan/perutean darat.
Pendekatan lain adalah mengurangi efek kesalahan pada ADC korban. Hal ini dapat dicapai dengan mengambil sampel tegangan bias di setiap ADC secara terpisah. Akibatnya gangguan tidak akan merambat melalui jaringan bias; gangguan apa pun pada suplai/pembumian akan dicerminkan pada tegangan bias sampel, dengan mempertahankan VGS yang sama. Kehati-hatian harus diberikan pada ukuran tutup pengambilan sampel sehingga gangguan pasokan/tanah tidak mengubah VGS. Sebuah trade-off dari pengambilan sampel tegangan bias komparator adalah pengenalan kebisingan kTC. Karena komparator mengikuti preamplifier dalam rantai sinyal, efek kTC pada noise temporal ADC yang dirujuk input biasanya tidak signifikan.
Gambar 6. Meja tes Simulasi INL. Dalam diagram ini, array ADC dibagi menjadi sembilan bagian. (Gambar:Silikon Forza)
Untuk menyelidiki efek ini, array ADC dimodelkan dan INL diplot. Resistansi perutean untuk semua suplai, ground, bias, dan ramp dimodelkan di meja tes simulasi. Referensi — jalan dan bias — diarahkan secara horizontal. Persediaan dan lahan disalurkan secara horizontal dan vertikal. Array ADC dimodelkan dengan membaginya menjadi beberapa bagian dan menggunakan faktor m. Kehati-hatian khusus diberikan dalam menentukan jumlah bagian yang diperlukan untuk memodelkan susunan sehingga variasi apa pun yang terkait dengan pasokan/darat dapat disimulasikan dalam waktu proses yang wajar. Kolom gelap juga disertakan di meja tes. ADC diekstraksi dengan RC sehingga efek kapasitansi parasit dapat dilihat pada hasilnya. Perutean vertikal untuk suplai dan ground dimodelkan dengan cermat untuk mewakili perutean sebenarnya di sensor. Testbench diatur sedemikian rupa sehingga bagian array dijaga pada level sinyal gelap yang tetap. Masukan ke ADC lainnya dalam larik disapu ke plot INL-nya. Linearitas setiap bagian dibandingkan untuk menentukan apakah terdapat pola spasial. Diagram blok testbench ditunjukkan pada Gambar 6.
Gambar 7. Perbandingan plot INL. (Gambar:Silikon Forza)
Hasil simulasi sebelum dan sesudah modifikasi ditunjukkan pada Gambar 7. Plot INL adalah untuk 25 persen pertama jangkauan sinyal. Hasil asli menampilkan plot INL, tanpa modifikasi. Dua plot berikutnya menampilkan INL dengan modifikasi yang disebutkan di bagian sebelumnya. Dalam satu plot, bias komparator tidak diambil sampelnya, sedangkan di plot lain bias komparator diambil sampelnya. Seperti yang bisa dilihat, INL meningkat secara signifikan ketika bias komparator diambil sampelnya.
Artikel ini telah menyajikan metodologi analisis dan simulasi untuk memprediksi nonlinier cahaya rendah dalam array ADC. Sumber konvensional INL telah dipahami dengan baik, tetapi seiring dengan meningkatnya resolusi susunan piksel dan pitch ADC yang dikurangi, sumber array nonlinier tambahan menjadi menonjol. Berbagai sumber yang mungkin dapat mempengaruhi jaringan umum dalam susunan ADC, yang paling menonjol adalah ramp dan bias. Metode untuk mengurangi gangguan ini disajikan, yang memerlukan beberapa pilihan desain yang cermat. Sebuah metode untuk mengidentifikasi sumber juga disajikan, yang memerlukan pemodelan array ADC yang cermat. Hasil simulasi menunjukkan penurunan INL pada level kode rendah yang meningkatkan modifikasi berikut.
Artikel ini ditulis oleh Jatin Hansrani, Senior Analog Design Engineer, Forza Silicon Corporation (Pasadena, CA). Untuk informasi lebih lanjut kunjungi di sini .
