Alur Desain ASIC Komprehensif: Dari Persyaratan hingga Produksi

Alur desain typikal mengikuti struktur yang ditunjukkan di bawah ini dan dapat dibagi menjadi beberapa langkah. Beberapa fase ini terjadi secara paralel dan beberapa secara berurutan. Kami akan melihat bagaimana siklus desain proyek typikal terlihat di industri saat ini.

Persyaratan

Pelanggan perusahaan semikonduktor biasanya adalah perusahaan lain yang berencana menggunakan chip dalam sistem atau produk akhir mereka. Jadi, persyaratan pelanggan juga memainkan peran penting dalam menentukan bagaimana chip harus dirancang. Secara alami, langkah pertama adalah mengumpulkan persyaratan, memperkirakan nilai pasar produk akhir, dan mengevaluasi jumlah sumber daya yang diperlukan untuk melakukan proyek.

Spesifikasi

Langkah berikutnya adalah mengumpulkan "spesifikasi" yang secara abstrak menggambarkan fungsionalitas, antarmuka, dan arsitektur keseluruhan chip yang akan dirancang. Ini bisa sesuatu seperti:

1. Memerlukan daya komputasi untuk menjalankan algoritma citra untuk mendukung realitas virtual
2. Memerlukan dua prosesor ARM A53 dengan interkoneksi koheren dan harus berjalan pada 600 MHz
3. Memerlukan antarmuka USB 3.0, Bluetooth, dan PCIe generasi ke-2
4. Harus mendukung layar 1920x1080 piksel dengan pengontrol yang sesuai

Arsitektur

Sekarang, arsitek menampilkan tampilan tingkat sistem bagaimana chip harus bekerja. Mereka akan menentukan komponen lain apa yang diperlukan, frekuensi jam apa yang harus mereka jalankan, dan cara menargetkan persyaratan daya dan kinerja. Mereka juga memutuskan bagaimana data harus mengalir di dalam chip. Contohnya adalah alur data saat prosesor mengambil data citra dari ram sistem dan mengeksekusinya. Sementara itu, mesin grafis akan mengeksekusi data post-proses dari batch sebelumnya yang dibuang ke bagian lain dari memori dan seterusnya.

Desain Digital

Karena sifat kompleks dari chip modern, tidak mungkin membangun sesuatu dari nol, dan dalam banyak kasus, banyak komponen akan digunakan kembali. Katakanlah perusahaan X membutuhkan modul FlexCAN untuk berinteraksi dengan modul lain dalam mobil. Mereka dapat membeli desain FlexCAN dari perusahaan lain untuk menghemat waktu dan usaha atau menghabiskan sumber daya untuk membangun satu sendiri. Juga, tidak praktis untuk merancang sistem tersebut dari blok dasar seperti flip-flop dan transistor CMOS. Sebaliknya, deskripsi perilaku dikembangkan untuk menganalisis desain dalam hal fungsionalitas, kinerja, dan isu tingkat tinggi lainnya menggunakan Hardware Description Language seperti Verilog atau VHDL. Ini biasanya dilakukan oleh desainer digital dan mirip dengan programmer komputer tingkat tinggi yang dilengkapi dengan keterampilan elektronika digital.

Verifikasi

Setelah desain RTL siap, perlu diverifikasi untuk kebenaran fungsional. Misalnya, prosesor DSP diharapkan mengeluarkan transaksi bus untuk mengambil instruksi dari memori, tetapi bagaimana kita tahu bahwa ini akan terjadi seperti yang diharapkan? Jadi, verifikasi fungsional diperlukan pada titik ini, yang dilakukan dengan bantuan simulator EDA yang memiliki kemampuan untuk memodelkan desain dan memberikan stimulus yang berbeda padanya. Ini adalah tugas insinyur verifikasi pra-silikon.

Untuk menghemat waktu dan mencapai penutupan fungsional, baik tim desain maupun verifikasi bekerja secara paralel di mana desainer "merilis" versi RTL, dan tim verifikasi mengembangkan lingkungan tesbench dan kasus uji untuk menguji fungsionalitas versi RTL tersebut. Jika salah satu tes ini gagal, maka itu mungkin menunjukkan masalah dengan desain dan "bug" akan diajukan pada elemen desain tersebut. Bug ini harus diperbaiki dalam versi rilis RTL berikutnya dari tim desain. Proses ini berlanjut hingga terdapat tingkat kepercayaan yang baik pada kebenaran fungsional desain.

Sintesis Logika

Sekarang setelah kita puas dengan desain, saatnya mengonversi ini menjadi skema hardware dengan elemen nyata seperti gerbang kombinasi dan flip-flop. Langkah ini disebut sintesis. Alat sintesis logika memungkinkan konversi deskripsi RTL dalam HDL menjadi daftar jaringan tingkat gerbang. Daftar jaringan ini tidak lain adalah deskripsi sirkuit dalam hal gerbang dan koneksi di antara mereka. Ini bisa terlihat seperti:

  and_2_0 u_and2_0 ( .in_a (_net_112), .in_b (_net_56), .out (_net_222)); ff_lt u_ff_lt_122 (.d (_net_222), .clk (_net_11), .q (_net_76));  

Alat sintesis logika memastikan bahwa daftar jaringan memenuhi spesifikasi timing, area, dan daya. Biasanya mereka memiliki akses ke berbagai proses node teknologi dan perpustakaan elemen digital dan dapat melakukan perhitungan cerdas untuk memenuhi semua kriteria yang berbeda ini. Perpustakaan ini diperoleh dari pabrik semikonduktor yang menyediakan data karakteristik untuk berbagai komponen seperti waktu rise/fall untuk flip-flop, waktu input-output untuk gerbang kombinasi, dll.

Kekesamaan Logika

Daftar jaringan tingkat gerbang kemudian diperiksa untuk kekesamaan logis dengan RTL, dan terkadang "verifikasi tingkat gerbang" dilakukan di mana verifikasi elemen tertentu dilakukan sekali lagi, perbedaannya adalah kali ini itu pada tingkat gerbang dan pada tingkat abstrak yang lebih rendah. Waktu simulasi cenderung lebih lambat karena jumlah elemen yang besar yang terlibat dalam desain pada tahap ini bersama dengan informasi keterlambatan back-annotated.

Penempatan dan Perutean

Daftar jaringan kemudian dimasukkan ke dalam alur desain fisik, di mana penempatan dan perutean otomatis (APR atau PnR) dilakukan dengan bantuan alat EDA. Contoh yang baik dari alat tersebut adalah Cadence Encounter dan Synopsys IC Compiler. Ini akan memilih dan menempatkan sel standar menjadi baris, menentukan peta bola untuk input-output, membuat berbagai lapis logam, dan menempatkan buffer untuk memenuhi timing. Setelah proses ini selesai, tata letak dihasilkan dan biasanya dikirim untuk produksi. Tahap ini biasanya ditangani oleh tim desain fisik yang mahir dalam node teknologi dan detail implementasi fisik.

Validasi

Ini belum berakhir. Sebuah sampel chip akan diproduksi baik oleh perusahaan semikonduktor yang sama atau dikirim ke pabrik pihak ketiga seperti TSMC atau Global Foundries. Sampel ini sekarang melalui proses validasi pasca-silikon di mana tim insinyur lain menjalankan berbagai pola pada penguji. Sangat lebih sulit untuk men-debug dalam validasi pasca-silikon dibandingkan verifikasi pra-silikon hanya karena tingkat visibilitas ke node internal chip drastis berkurang. Terlebih lagi, jutaan siklus jam akan selesai dalam satu detik dan melacak kembali ke waktu tepat kesalahan akan memakan waktu. Jika ada isu nyata atau bug desain yang ditemukan pada tahap ini, maka ini harus diperbaiki dalam RTL, diverifikasi ulang, dan semua langkah yang mengikutinya harus dilakukan.

Meski terdapat beberapa langkah dalam alur desain, banyak aktivitas desain biasanya terpusat pada optimisasi dan verifikasi deskripsi RTL sirkuit. Penting untuk dicatat bahwa meskipun alat EDA tersedia untuk mengotomatisasi proses, penggunaan yang tidak tepat akan menghasilkan desain yang tidak efisien dan oleh karena itu seorang desainer harus membuat pilihan yang sadar selama proses desain.