Tutorial Verilog

Pada hari-hari awal sirkuit terpadu, para insinyur harus duduk dan menggambar transistor secara fisik dan koneksinya di atas kertas untuk merancangnya sedemikian rupa sehingga dapat dibuat di atas silikon. Sirkuit yang lebih besar dan kompleks menuntut lebih banyak insinyur, waktu, dan sumber daya lainnya dan segera ada kebutuhan untuk memiliki cara yang lebih baik dalam merancang sirkuit terpadu.

VHDL segera dikembangkan untuk meningkatkan proses desain dengan memungkinkan para insinyur untuk menggambarkan fungsionalitas perangkat keras yang diinginkan dan membiarkan alat otomatisasi mengubah perilaku itu menjadi elemen perangkat keras yang sebenarnya seperti gerbang kombinasional dan logika sekuensial. Verilog dikembangkan untuk menyederhanakan proses dan membuat Bahasa Deskripsi Perangkat Keras (HDL) lebih kuat dan fleksibel. Saat ini, Verilog adalah HDL paling populer yang digunakan dan dipraktikkan di seluruh industri semikonduktor.

Bagaimana Verilog berguna?

Verilog menciptakan tingkat abstraksi yang membantu menyembunyikan detail implementasi dan teknologinya.

Misalnya, desain flip-flop D akan memerlukan pengetahuan tentang bagaimana transistor perlu diatur untuk mencapai FF yang dipicu sisi positif dan berapa waktu naik, turun, dan clk-Q yang diperlukan untuk mengunci nilai ke kegagalan. di antara banyak detail berorientasi teknologi lainnya. Disipasi daya, pengaturan waktu, dan kemampuan untuk menggerakkan jaring dan flop lainnya juga memerlukan pemahaman yang lebih menyeluruh tentang karakteristik fisik transistor.

Verilog membantu kami untuk fokus pada perilaku dan membiarkan sisanya untuk diselesaikan nanti.

Contoh

Kode berikut menggambarkan bagaimana kode Verilog terlihat. Kami akan mempelajari lebih detail kode di artikel berikutnya. Untuk saat ini, mari kita pahami bahwa perilaku counter dijelaskan. Kode pada dasarnya membuat penghitung menghitung naik jika sinyal up_down adalah 1, dan turun jika nilainya 0. Ini juga me-reset penghitung jika sinyal pertama menjadi 0 membuat ini reset aktif-rendah.

  
  
	module ctr (input  				up_down,
									clk,
									rstn,
	            output reg [2:0] 	out);
		
		always @ (posedge clk)
			if (!rstn)
				out <= 0;
			else begin
				if (up_down)
					out <= out + 1;
				else
					out <= out - 1;
			end
	endmodule

  

Contoh sederhana yang ditunjukkan di atas mengilustrasikan bagaimana semua detail implementasi fisik disembunyikan sambil tetap memberikan gambaran yang jelas tentang bagaimana penghitung berfungsi.

ctr adalah module yang mewakili penghitung naik/turun, dan dimungkinkan untuk memilih implementasi fisik aktual dari desain dari berbagai gaya jepit berbeda yang dioptimalkan untuk area, daya, dan kinerja. Mereka biasanya dikompilasi ke dalam perpustakaan dan akan tersedia untuk kita pilih dalam alat EDA pada tahap selanjutnya dalam proses desain.

Sekarang setelah Anda mengetahui apa itu Verilog, mari kita mulai mempelajari Verilog !