Menguasai Verilog: Tutorial Lengkap untuk Desain Sirkuit Digital
Di awal era sirkuit terintegrasi, insinyur harus duduk dan secara fisik menggambar transistor serta koneksinya pada kertas untuk merancangnya sehingga dapat diproduksi pada silikon. Sirkuit yang lebih besar dan kompleks memerlukan lebih banyak insinyur, waktu, dan sumber daya lainnya, dan segera terdapat kebutuhan akan cara yang lebih baik untuk merancang sirkuit terintegrasi.
VHDL segera dikembangkan untuk meningkatkan proses desain dengan memungkinkan insinyur menggambarkan fungsionalitas hardware yang diinginkan dan membiarkan alat otomatisasi mengonversi perilaku tersebut menjadi elemen hardware aktual seperti gerbang kombinasi dan logika sekuensial. Verilog dikembangkan untuk menyederhanakan proses dan membuat Hardware Description Language (HDL) lebih kuat dan fleksibel. Saat ini, Verilog adalah HDL yang paling populer digunakan dan diterapkan di seluruh industri semikonduktor.
Bagaimana Verilog berguna?
Verilog menciptakan tingkat abstrak yang membantu menyembunyikan detail implementasi dan teknologinya.
Misalnya, desain D flip-flop memerlukan pengetahuan tentang bagaimana transistor harus diatur untuk mencapai FF yang dipicu tepi positif dan waktu rise, fall, dan clk-Q yang diperlukan untuk menyisipkan nilai ke flop di antara banyak detail teknis lainnya. Disipasi daya, timing, dan kemampuan untuk mendorong jaringan dan flop lainnya juga memerlukan pemahaman yang lebih mendalam tentang karakteristik fisik transistor.
Verilog membantu kita fokus pada perilaku dan menyisihkan sisanya untuk diatur nanti.
Contoh
Kode berikut menggambarkan bagaimana kode Verilog terlihat. Kami akan membahas lebih banyak detail kode dalam artikel berikutnya. Untuk saat ini, mari kita hanya pahami bahwa perilaku dari counter dijelaskan. Kode pada dasarnya membuat counter menghitung naik jika sinyal up_down adalah 1, dan turun jika nilainya adalah 0. Ini juga mereset counter jika sinyal rstn menjadi 0, sehingga ini adalah reset aktif-rendah.
module ctr (input up_down, clk, rstn, output reg [2:0] out); always @ (posedge clk) if (!rstn) out <= 0; else begin if (up_down) out <= out + 1; else out <= out - 1; end endmodule
Contoh sederhana di atas menggambarkan bagaimana semua detail implementasi fisik telah disembunyikan sambil masih memberikan ide yang jelas tentang bagaimana counter berfungsi.
ctr adalah module yang mewakili counter naik/turun, dan mungkin untuk memilih implementasi fisik aktual dari desain dari berbagai gaya flop yang berbeda yang dioptimalkan untuk area, daya, dan kinerja. Biasanya mereka dikompilasi ke dalam perpustakaan dan akan tersedia untuk kita pilih dalam alat EDA di tahap nanti dalam proses desain.
Sekarang setelah Anda tahu apa itu Verilog, mari kita mulai mempelajari Verilog!
