Kuis Keahlian VHDL Lanjutan – Bagian 3

Selesaikan tutorial 12–17 dari Seri Tutorial VHDL Dasar dan uji pengetahuan Anda dengan kuis terpadu ini.

Pernyataan mana yang benar tentang tipe signed?

Mereka dapat mewakili nilai yang lebih tinggi dari tipe unsigned Jika bit paling kiri adalah '1' nilai harus negatif Overflow adalah kesalahan waktu eksekusi

Yang mana yang setara dengan proses konkuren ini?

Nilai apa yang akan dimiliki Output setelah menjalankan kode ini?

"0000" "0001" "UUUU" "XXXX"

Yang mana yang benar tentang deklarasi port?

Port hanya digunakan untuk tujuan verifikasi Port dapat berisi sinyal dan variabel Deklarasi port menentukan antarmuka modul ke dunia luar

Bagaimana nilai yang diteruskan melalui generic map akan muncul dalam modul?

Seperti variabel Seperti konstanta Seperti sinyal opsional dengan nilai default

Apa yang dimaksud dengan "setup time" untuk flip-flop?

Jumlah waktu input data harus dipertahankan stabil sebelum tepi jam aktif tiba Jumlah waktu sebelum output bereaksi terhadap perubahan pada input Waktu minimum reset harus dipertahankan aktif

Mengapa kita biasanya tidak memikirkan setup dan hold time saat merancang dalam VHDL?

Karena tidak penting apa yang terjadi ketika pelanggaran setup dan hold time terjadi Karena teknologi dasar begitu cepat sehingga setup dan hold time tidak menjadi masalah Karena setup dan hold time di dalam chip ditangani secara otomatis oleh perangkat lunak untuk kita

Bagikan kuis untuk menunjukkan hasil Anda!

Kuis VHDL Dasar – bagian 3 Saya mendapat %%score%% dari %%total%% benar

Membuat Timer Andalan dalam VHDL: Menghitung Siklus Jam hingga Jam Membuat Proses Terpicu Jam dalam VHDL: Panduan Praktis

VHDL