Pengantar VHDL: Membuat AND Gate Pertama Anda
VHDL, singkatan dari Very High Speed Integrated Circuit Hardware Description Language, adalah salah satu dari dua bahasa deskripsi hardware utama yang digunakan untuk mendesain FPGA dan ASIC. Meskipun mungkin terlihat bertele-tele dibandingkan bahasa perangkat lunak, sintaksnya yang tepat dan dirancang untuk mendeskripsikan logika digital pada tingkat abstrak yang sangat tinggi.
Sebelum menyelami kode VHDL, bermanfaat untuk memahami konteks di mana ia digunakan. FPGA (Field-Programmable Gate Arrays) dan ASIC (Application-Specific Integrated Circuits) adalah blok pembangun sistem digital modern, dari elektronik konsumen hingga aplikasi penerbangan angkasa. VHDL dan samparnya Verilog menyediakan cara teks untuk mendeskripsikan perilaku dan struktur sirkuit ini.
Dalam tutorial ini, kami akan memandu Anda melalui pembuatan AND gate sederhana dalam VHDL. AND gate menerima dua input biner dan menghasilkan satu output yang tinggi hanya ketika kedua inputnya tinggi.
Menentukan Sinyal dan Operasi
Konsep inti dalam VHDL adalah sinyal, yang mewakili kabel atau elemen penyimpanan yang dapat menahan nilai. Sinyal dapat dideklarasikan dengan tipe std_logic, yang merupakan tipe paling umum untuk sinyal biner. Berikut adalah contoh minimal cara mendeklarasikan operasi AND gate:
signal and_gate : std_logic; and_gate <= input_1 and input_2;
Baris pertama mendeklarasikan sinyal bernama and_gate. Baris kedua menetapkan ke sinyal tersebut hasil logika AND dari input_1 dan input_2. Operator <= adalah operator penugasan sinyal VHDL, dan kata kunci and adalah operator reserved untuk konjungsi logis.
Membuat Entity
Semua file VHDL mengekspos entitas tingkat atas yang mendefinisikan antarmuka eksternal dari desain. Untuk AND gate, entitas mencantumkan dua port input dan satu port output:
entity example_and is port ( input_1 : in std_logic; input_2 : in std_logic; and_result : out std_logic ); end example_and;
Setiap port menentukan arahnya (in atau out) dan tipe (std_logic).
Menentukan Arsitektur
Arsitektur berisi perilaku internal dari entitas. Ia dapat mendeklarasikan sinyal internal tambahan dan logika kombinasi yang mendorong output. Arsitektur typis untuk AND gate kami terlihat seperti ini:
architecture rtl of example_and is signal and_gate : std_logic; begin and_gate <= input_1 and input_2; and_result <= and_gate; end rtl;
Di dalam arsitektur, semua sinyal internal dideklarasikan di antara kata kunci is dan begin. Pernyataan yang dapat dieksekusi yang mendorong sinyal muncul di antara begin dan end.
Menyertakan Pustaka Standar
Di bagian atas setiap file VHDL Anda harus merujuk ke pustaka standar IEEE yang mendefinisikan tipe std_logic:
library ieee; use ieee.std_logic_1164.all;
Dua baris ini membawa tipe dan operator yang diperlukan ke dalam cakupan untuk sisa file.
Contoh Lengkap
Di bawah ini adalah sumber VHDL lengkap untuk AND gate dua input. Salin ini ke editor VHDL Anda dan simulasi atau sintesis untuk mengonfirmasi perilakunya.
library ieee; use ieee.std_logic_1164.all; entity example_and is port ( input_1 : in std_logic; input_2 : in std_logic; and_result : out std_logic ); end example_and; architecture rtl of example_and is signal and_gate : std_logic; begin and_gate <= input_1 and input_2; and_result <= and_gate; end rtl;
Meskipun kode mungkin terlihat bertele-tele dibandingkan bahasa pemrograman konvensional, tingkat eksplisit ini esensial untuk sintesis dan simulasi hardware yang andal. Saat Anda mendapatkan pengalaman, Anda akan menemukan pintasan dan abstraksi yang mengurangi repetisi sambil mempertahankan kejelasan.
Dengan fondasi ini, Anda siap untuk menjelajahi sirkuit yang lebih kompleks, mempelajari pernyataan konkuren, dan mengintegrasikan desain VHDL ke dalam proyek FPGA atau ASIC yang lebih besar.
