Menyederhanakan rantai sinyal akuisisi data AC dan DC
Fenomena pengambilan sampel dalam konverter analog-ke-digital (ADC) menyebabkan masalah aliasing dan kickback kapasitif, dan untuk mengatasi masalah ini, desainer menggunakan filter dan amplifier penggerak yang menghadirkan serangkaian tantangan mereka sendiri. Hal ini membuat pencapaian kinerja dc dan ac presisi di area aplikasi bandwidth menengah menjadi tantangan dan desainer akhirnya mengorbankan tujuan sistem untuk melakukannya.
Artikel ini menjelaskan ADC sigma-delta (∑-Δ) waktu kontinu yang secara inheren dan dramatis memecahkan masalah pengambilan sampel dengan menyederhanakan rantai sinyal. Mereka menghilangkan kebutuhan untuk filter dan buffer antialiasing, dan memecahkan kesalahan offset rantai sinyal dan masalah drift yang terkait dengan komponen tambahan. Manfaat ini mengecilkan ukuran solusi, memudahkan desain solusi, dan meningkatkan pencocokan fase dan latensi keseluruhan sistem. Artikel ini juga menggambarkan perbandingan dengan konverter waktu-diskrit dan menyoroti manfaat sistem, serta kendala penggunaan ADC sigma-delta waktu kontinu.
Dasar-Dasar Pengambilan Sampel
Digitalisasi data melibatkan dua proses dasar pengambilan sampel dan kuantisasi, seperti yang ditunjukkan pada Gambar 1. Pengambilan sampel adalah langkah pertama di mana sinyal analog yang berubah-ubah-waktu x(t) diubah menjadi sinyal waktu-diskrit x(n) menggunakan pengambilan sampel frekuensi fS. Hasilnya dipisahkan secara merata oleh periode 1/TS (fS =1/TS).
klik untuk gambar lebih besar Gambar 1. Pengambilan sampel data. (Sumber:Perangkat Analog)
Langkah kedua adalah kuantisasi, yang mendekati nilai sampel waktu-diskrit ini ke salah satu nilai yang mungkin hingga dan direpresentasikan dalam kode digital, seperti yang ditunjukkan pada Gambar 1. Kuantisasi ini ke satu set nilai berhingga menyebabkan kesalahan dalam digitalisasi yang disebut kebisingan kuantisasi.
Proses sampling juga menghasilkan aliasing, di mana kita melihat foldback dari sinyal input dan harmoniknya di sekitar frekuensi clock sampel dan penahan. Kriteria Nyquist mensyaratkan bahwa frekuensi pengambilan sampel setidaknya dua kali frekuensi tertinggi yang terkandung dalam sinyal. Jika frekuensi pengambilan sampel kurang dari dua kali frekuensi sinyal analog maksimum, fenomena yang dikenal sebagai aliasing akan terjadi.
Untuk memahami implikasi dari aliasing dalam domain waktu dan frekuensi, pertama-tama pertimbangkan kasus representasi domain waktu dari sampel gelombang sinus nada tunggal seperti yang ditunjukkan pada Gambar 2. Dalam contoh ini, frekuensi sampling, fS, tidak setidaknya 2fa, tetapi hanya sedikit lebih besar dari frekuensi input analog, fa, sehingga gagal memenuhi kriteria Nyquist. Perhatikan bahwa pola sampel aktual menghasilkan gelombang sinus alias pada frekuensi yang lebih rendah sama dengan fS – fa.
klik untuk gambar lebih besar Gambar 2. Aliasing:representasi dalam domain waktu. (Sumber:Perangkat Analog)
klik untuk gambar lebih besar Gambar 3. Aliasing:representasi dalam domain frekuensi. (Sumber:Perangkat Analog)
Representasi domain frekuensi yang sesuai dari skenario ini ditunjukkan pada Gambar 3.
Bandwidth Nyquist didefinisikan sebagai spektrum frekuensi dari dc ke fS/2. Spektrum frekuensi dibagi menjadi zona Nyquist dalam jumlah tak terbatas, masing-masing memiliki lebar 0,5fS. Dalam praktiknya, sampler yang ideal digantikan oleh ADC diikuti oleh prosesor FFT. Prosesor FFT hanya menyediakan output dari dc ke fS/2; yaitu, sinyal atau alias yang muncul di zona Nyquist pertama.
Pertimbangkan kasus gelombang sinus frekuensi tunggal fa yang diambil sampelnya pada frekuensi fS oleh sampler impuls ideal (lihat Gambar 1). Juga asumsikan bahwa fS> 2fa. Output domain frekuensi sampler menunjukkan alias, atau gambar, dari sinyal asli di sekitar setiap kelipatan fS; yaitu, pada frekuensi yang sama dengan | ± KfS ± fa|, K =1, 2, 3, 4, dan seterusnya.
Sekarang perhatikan kasus sinyal yang berada di luar zona Nyquist pertama pada Gambar 3. Frekuensi sinyal hanya sedikit lebih kecil dari frekuensi sampling, sesuai dengan kondisi yang ditunjukkan dalam representasi domain waktu pada Gambar 2. Perhatikan bahwa meskipun sinyal berada di luar zona Nyquist pertama, gambarnya (atau alias), fS – fa, masuk ke dalam. Kembali ke Gambar 3, jelas bahwa jika sinyal yang tidak diinginkan muncul pada salah satu frekuensi gambar fa, itu juga akan terjadi pada fa, sehingga menghasilkan komponen frekuensi palsu di zona Nyquist pertama.
Melawan Tantangan untuk Performa Presisi
Untuk aplikasi kinerja tinggi, perancang sistem perlu memerangi kebisingan kuantisasi, aliasing, dan masalah pengambilan sampel input kapasitor yang dialihkan yang dihasilkan dari proses pengambilan sampel. Kedua jenis ADC presisi—yaitu, successive approximation register (SAR) dan ADC sigma-delta, yang tersedia di industri—dirancang menggunakan teknik pengambilan sampel berbasis kapasitor yang diaktifkan.
Kebisingan Kuantisasi
Dalam ADC Nyquist yang ideal, ukuran LSB dari ADC akan menentukan noise kuantisasi yang ditambahkan ke input, saat melakukan konversi analog-ke-digital. Noise kuantisasi ini tersebar pada bandwidth fS/2. Untuk memerangi kebisingan kuantisasi, teknik pertama adalah oversampling, yaitu pengambilan sampel sinyal input pada tingkat yang jauh lebih tinggi daripada frekuensi Nyquist untuk meningkatkan rasio signal-to-noise (SNR) dan resolusi (ENOB). Dalam oversampling, frekuensi sampling dipilih menjadi N kali frekuensi Nyquist (2 × fIN), dan sebagai hasilnya, noise kuantisasi yang sama sekarang harus menyebar ke N kali frekuensi Nyquist. Ini juga melonggarkan persyaratan pada filter antialiasing. Rasio oversampling (OSR) didefinisikan sebagai fS/2fIN, di mana fIN adalah sinyal BW yang diinginkan. Sebagai pedoman umum, oversampling ADC dengan faktor empat memberikan satu bit tambahan resolusi, atau peningkatan 6 dB dalam rentang dinamis. Meningkatkan rasio oversampling menghasilkan pengurangan kebisingan secara keseluruhan dan peningkatan rentang dinamis (DR) karena oversampling adalah DR =10log10 OSR dalam dB.
Oversampling secara inheren digunakan dan diimplementasikan bersama dengan filter digital terintegrasi dan fungsi penipisan. Modulator oversampling dasar dalam ADC sigma-delta membentuk noise kuantisasi sedemikian rupa sehingga sebagian besar terjadi di luar bandwidth yang diinginkan, menghasilkan rentang dinamis keseluruhan yang meningkat pada frekuensi rendah, seperti yang ditunjukkan pada Gambar 4. Filter low-pass digital (LPF) ) kemudian menghilangkan noise kuantisasi di luar bandwidth yang diinginkan, dan decimator mengurangi kecepatan data keluaran kembali ke kecepatan Nyquist.
klik untuk gambar lebih besar Gambar 4. Contoh oversampling. (Sumber:Perangkat Analog)
Pembentukan kebisingan adalah teknik lain untuk mengurangi kebisingan kuantisasi. Dalam ADC sigma-delta, quantizer resolusi rendah (satu bit hingga lima bit) digunakan di dalam loop setelah filter loop. DAC digunakan sebagai umpan balik untuk mengurangi sinyal terkuantisasi dari input, seperti yang ditunjukkan pada Gambar 5.
klik untuk gambar lebih besar Gambar 5. Pembentukan kebisingan. (Sumber:Perangkat Analog)
Integrator akan terus menjumlahkan kesalahan kuantisasi yang mengakibatkan pembentukan derau kuantisasi ke frekuensi yang lebih tinggi, yang kemudian dapat disaring menggunakan filter digital. Gambar 6 mengilustrasikan kerapatan spektral daya (PSD) dari keluaran x[n] dari ADC delta sigma yang khas. Kemiringan pembentuk kebisingan tergantung pada urutan loop filter H(z) (lihat Gambar 11) dan adalah (20 × n) dB/dekade, di mana n adalah urutan loop filter. ADC sigma-delta mencapai resolusi tinggi dalam pita dengan kombinasi pembentukan noise dan oversampling. Bandwidth in-band sama dengan fODR/2 (ODR singkatan dari output data rate). Resolusi yang lebih tinggi dapat diperoleh dengan meningkatkan urutan filter loop atau dengan meningkatkan rasio oversampling.
klik untuk gambar lebih besar Gambar 6. Plot oversampling dan pembentukan noise. (Sumber:Perangkat Analog)
Alias
Untuk memerangi alias dalam aplikasi performa tinggi, filter antialiasing tingkat tinggi digunakan untuk menghindari foldback dalam jumlah berapa pun. Filter antialiasing adalah filter low-pass yang membatasi pita sinyal input dan memastikan bahwa tidak ada komponen frekuensi dalam sinyal di luar bandwidth yang diinginkan yang dapat dilipat kembali. Performa filter akan bergantung pada seberapa dekat sinyal out-of-band dengan fS/2, dan jumlah redaman yang diperlukan.
Untuk SAR ADC, gap antara sinyal input BW dan frekuensi sampling tidak terlalu besar, oleh karena itu kita membutuhkan filter orde tinggi yang membutuhkan desain filter orde tinggi yang kompleks dengan daya lebih besar dan distorsi lebih besar. Misalnya, jika kecepatan pengambilan sampel 200 kSPS SAR memiliki input BW 100 kHz, filter antialiasing perlu menolak sinyal input>100 kHz untuk memastikan tidak ada aliasing. Ini membutuhkan filter orde yang sangat tinggi. Gambar 7 menunjukkan kurva permintaan yang curam.
klik untuk gambar lebih besar Gambar 7. Persyaratan alias. (Sumber:Perangkat Analog)
Jika kecepatan pengambilan sampel 400 kSPS dipilih untuk mengendurkan urutan filter, penolakan diperlukan untuk frekuensi input>300 kHz. Meningkatkan kecepatan pengambilan sampel akan meningkatkan daya, dan untuk kecepatan ganda, daya juga akan berlipat ganda. Oversampling lebih lanjut dengan mengorbankan daya akan semakin mengurangi persyaratan filter antialiasing, karena frekuensi pengambilan sampel jauh lebih tinggi daripada input BW.
Dalam ADC sigma-delta, input di-oversampling pada OSR yang jauh lebih tinggi, sehingga persyaratan filter antialiasing dilonggarkan karena frekuensi sampling jauh lebih tinggi daripada input BW, seperti yang ditunjukkan pada Gambar 8.
klik untuk gambar lebih besar Gambar 8. Kebutuhan filter antialiasing pada sigma-delta. (Sumber:Perangkat Analog)
Gambar 9 memberikan gambaran tentang kompleksitas AAF untuk arsitektur SAR dan discrete-time sigma-delta (DTSD). Jika kita mengambil bandwidth input –3 dB 100 kHz untuk mencapai redaman 102 dB pada frekuensi sampling fS, filter antialiasing orde kedua akan diperlukan untuk ADC DTSD sementara untuk mendapatkan redaman yang sama pada fS akan membutuhkan filter orde kelima menggunakan SAR ADC.
Untuk continuous-time sigma-delta (CTSD) ADC, redaman sudah melekat, jadi kami tidak memerlukan filter antialiasing.
klik untuk gambar lebih besar Gambar 9. Persyaratan filter AAF untuk berbagai arsitektur. (Sumber:Perangkat Analog)
Filter ini dapat menjadi titik kesulitan bagi perancang sistem, dan mereka harus mengoptimalkannya untuk penurunan yang mereka berikan dalam rentang minat dan memberikan penolakan sebanyak mungkin. Mereka juga menambahkan banyak kesalahan lain seperti offset, penguatan, kesalahan fase, dan kebisingan ke sistem, sehingga mengurangi kinerjanya.
Juga, ADC kinerja tinggi bersifat diferensial, jadi kita membutuhkan dua kali jumlah komponen pasif. Untuk mendapatkan pencocokan fase yang lebih baik dalam aplikasi multisaluran, semua komponen dalam rantai sinyal harus cocok dengan baik. Oleh karena itu, diperlukan komponen dengan toleransi yang lebih ketat.
Masukan Kapasitor Beralih
Pengambilan sampel input kapasitor sakelar bergantung pada waktu penyelesaian input sampel ke kapasitor, menciptakan permintaan untuk pengisian/pengosongan arus transien saat sakelar pengambilan sampel dihidupkan/dimatikan. Ini disebut kickback pada input dan membutuhkan penguat penggerak input yang dapat mendukung arus transien ini. Juga, input harus diselesaikan pada akhir waktu pengambilan sampel dan keakuratan sampel input menentukan kinerja ADC, yang menyiratkan bahwa penguat penggerak perlu diselesaikan dengan cepat setelah peristiwa kickback. Ini mengarah pada kebutuhan akan driver bandwidth tinggi yang dapat mendukung pengendapan cepat dan menyerap kickback dari operasi kapasitor yang diaktifkan. Dalam input kapasitor yang diaktifkan, setiap kali pengambilan sampel ON, pengemudi harus segera mensuplai muatan untuk kapasitor penahan. Lonjakan arus yang tiba-tiba ini hanya dapat diberikan pada waktunya jika pengemudi memiliki kemampuan bandwidth yang cukup. Karena parasit pada sakelar, akan ada kickback pada pengemudi pada saat pengambilan sampel. Jika kickback tidak diselesaikan sebelum pengambilan sampel berikutnya, itu akan mengakibatkan kesalahan pengambilan sampel, sehingga merusak input ADC.
klik untuk gambar lebih besar Gambar 10. Sampling kickback. (Sumber:Perangkat Analog)
Gambar 10 menunjukkan kickback pada DTSD ADC. Jika, misalnya, frekuensi pengambilan sampel adalah 24 MHz, sinyal data harus diselesaikan dalam 41 ns. Karena referensi juga merupakan input kapasitor yang diaktifkan, buffer bandwidth tinggi juga diperlukan pada pin input referensi. Sinyal input dan buffer referensi ini menambah noise dan menurunkan kinerja keseluruhan dari rantai sinyal. Selanjutnya, komponen distorsi dari driver sinyal input (di sekitar frekuensi S&H) lebih lanjut menambah persyaratan antialiasing. Juga, dengan input kapasitor yang diaktifkan, perubahan kecepatan pengambilan sampel akan menghasilkan arus input yang bervariasi. Hal ini dapat mengakibatkan penyetelan ulang sistem untuk mengurangi kesalahan penguatan yang dihasilkan pada driver atau tahap sebelumnya saat mengemudikan ADC.
ADC Sigma-Delta Waktu Berkelanjutan
ADC CTSD adalah arsitektur ADC sigma-delta alternatif yang memanfaatkan prinsip-prinsip seperti oversampling dan pembentukan noise, tetapi memiliki cara alternatif untuk menerapkan operasi pengambilan sampel yang memberikan manfaat sistem yang signifikan.
Gambar 11 menunjukkan perbandingan arsitektur DTSD dan arsitektur CTSD. Seperti yang kita lihat dalam arsitektur DTSD, input diambil sampelnya sebelum loop. Filter loop H(z) bersifat diskrit dalam waktu dan diimplementasikan menggunakan integrator kapasitor yang diaktifkan. Umpan balik DAC juga diaktifkan berbasis kapasitor. Karena ada pengambilan sampel pada input, yang akan menghasilkan masalah aliasing dari fS , filter antialiasing tambahan diperlukan pada input sebelum diambil sampelnya.
klik untuk gambar lebih besar Gambar 11. Skema blok modular waktu diskrit dan waktu kontinu. (Sumber:Perangkat Analog)
CTSD tidak memiliki sampler pada input. Sebaliknya, itu diambil sampelnya di quantizer di dalam loop. Filter loop sekarang adalah waktu kontinu menggunakan integrator waktu kontinu, dan begitu juga dengan DAC umpan balik. Mirip dengan kuantisasi yang dibentuk, aliasing karena pengambilan sampel juga dibentuk. Ini menghasilkan ADC yang hampir nonsampling, membuat kelasnya sendiri.
Frekuensi pengambilan sampel CTSD adalah tetap, tidak seperti di DTSD di mana frekuensi pengambilan sampel modulator dapat dengan mudah diskalakan. Juga, ADC CTSD diketahui kurang toleran terhadap jitter daripada ekuivalen kapasitor yang diaktifkan. Osilator kristal atau CMOS siap pakai menyediakan clock jitter rendah ke ADC secara lokal, yang membantu menghindari transmisi clock jitter rendah melalui isolasi dan mengurangi EMC.
Dua manfaat utama CTSD adalah penolakan alias yang melekat dan input resistif untuk sinyal dan referensi.
Antialiasing Inheren
Memindahkan quantizer di dalam loop menghasilkan penolakan alias bawaan. Seperti yang ditunjukkan pada Gambar 12, sinyal input melewati filter loop sebelum diambil sampelnya dan kesalahan foldback (alias), yang diperkenalkan pada kuantizer, juga melihat filter ini. Sinyal dan kesalahan alias akan melihat fungsi transfer noise yang sama seperti loop sigma-delta, dan keduanya akan memiliki pembentukan noise yang sama seperti noise kuantisasi dalam arsitektur sigma-delta. Dengan demikian, respons frekuensi loop CTSD secara alami menolak sinyal input di sekitar kelipatan bilangan bulat dari frekuensi sampling, bertindak sebagai filter antialiasing.
klik untuk gambar lebih besar Gambar 12. Respon frekuensi modulator CTSD. (Sumber:Perangkat Analog)
Masukan Resistif
Memiliki input resistif pada sinyal dan input referensi membuatnya lebih mudah untuk dikendarai daripada konfigurasi sample-and-hold. Dengan input resistif yang konstan, tidak ada kickback dan driver dapat dilepas sepenuhnya. Inputnya bebas distorsi, seperti yang ditunjukkan pada Gambar 13. Dan karena resistansi input konstan, penyetelan ulang sistem untuk kesalahan penguatan juga dihilangkan.
klik untuk gambar lebih besar Gambar 13. Penyetelan input untuk CTSD. (Sumber:Perangkat Analog)
Input analog dapat berupa bipolar meskipun ADC memiliki suplai unipolar. Ini dapat menghilangkan kebutuhan untuk pemindahan level dari ujung depan bipolar ke ADC. Performa dc dari ADC mungkin tidak sama dengan resistor input yang sekarang memiliki arus dependen mode umum input serta arus input.
Beban referensi juga resistif, yang mengurangi kickback switching, oleh karena itu buffer referensi terpisah tidak diperlukan. Resistor untuk filter lolos-rendah dapat dibuat di dalam chip sehingga dapat melacak bersama dengan beban resistif dalam chip (karena dapat dibuat dari bahan yang sama), untuk mengurangi penyimpangan suhu kesalahan penguatan.
Arsitektur CTSD bukanlah hal baru, tetapi megatren di pasar industri dan instrumentasi menuntut kinerja presisi dc dan ac pada bandwidth yang lebih tinggi. Selain itu, pelanggan lebih memilih desain platform tunggal yang akan memenuhi sebagian besar solusi mereka untuk mengurangi waktu mereka ke pasar.
Arsitektur CTSD telah menjadi pilihan dalam rangkaian aplikasi yang luas mulai dari audio berkinerja tinggi hingga ujung depan RF handset seluler karena sejumlah keunggulan dibandingkan jenis ADC lainnya. Manfaatnya termasuk kemudahan yang lebih besar untuk integrasi dan konsumsi daya yang rendah, tetapi juga, dan mungkin yang lebih penting, karena menggunakan CTSD memecahkan sejumlah masalah tingkat sistem yang signifikan. Karena sejumlah kekurangan teknologi, penggunaan CTSD sebelumnya terbatas pada frekuensi/bandwidth audio relatif dan rentang dinamis yang lebih rendah. Oleh karena itu, konverter kecepatan Nyquist performa tinggi seperti ADC perkiraan berurutan dan konverter DTSD yang di-oversampled telah menjadi solusi utama untuk aplikasi bandwidth yang presisi dan performa tinggi.
Namun, terobosan teknologi baru-baru ini telah memungkinkan untuk mengatasi banyak keterbatasan. Misalnya, AD7134 dari Perangkat Analog mendukung dc presisi tinggi hingga 400 kHz bandwidth ADC berdasarkan CTSD yang mencapai spesifikasi kinerja yang jauh lebih tinggi, sekaligus memberikan akurasi dc dan, pada gilirannya, memungkinkan solusi untuk sejumlah masalah tingkat sistem yang penting di aplikasi instrumentasi kinerja. AD7134 juga mengintegrasikan konverter laju sampel asinkron (ASRC) yang menyediakan data pada laju data variabel yang berasal dari kecepatan pengambilan sampel tetap CTSD. Laju data keluaran dapat terlepas dari frekuensi pengambilan sampel modulator dan dapat memungkinkan keberhasilan penggunaan ADC CTSD untuk throughput granular yang berbeda. Fleksibilitas untuk mengubah kecepatan data keluaran pada tingkat granular juga memungkinkan pengguna untuk menggunakan pengambilan sampel yang koheren.
Penolakan alias bawaan menghilangkan kebutuhan akan filter antialiasing, yang menghasilkan komponen yang lebih sedikit dan ukuran solusi yang lebih kecil. Lebih penting lagi, masalah kinerja yang menyertai filter antialiasing seperti droop, kesalahan seperti offset, gain, dan kesalahan fase, dan kebisingan dalam sistem tidak lagi ada. Filter antialiasing juga menambah secara signifikan latensi keseluruhan dalam rantai sinyal tergantung pada penolakan yang diperlukan. Penghapusan filter menghilangkan penundaan ini sepenuhnya, memungkinkan konversi presisi dalam aplikasi loop kontrol digital yang bising.
Tanpa filter antialiasing di tingkat sistem, pencocokan fase dalam sistem multisaluran dapat ditingkatkan secara signifikan. Ini sangat berguna dalam aplikasi yang menuntut ketidakcocokan saluran-ke-saluran yang rendah seperti pemantauan getaran, pengukuran daya, modul akuisisi data, dan sonar. Karena tindakan penyaringan yang melekat, ADC CTSD juga kebal terhadap segala jenis gangguan di tingkat sistem, juga dari dalam IC itu sendiri. Dalam DTSD ADC dan SAR ADC, perhatian harus diberikan sedemikian rupa sehingga ada lebih sedikit interferensi saat ADC mengambil sampel. Juga, akan ada kekebalan dari gangguan pada saluran catu daya karena tindakan penyaringan yang melekat. Dengan input analog resistif konstan dan input referensi, persyaratan driver dapat sepenuhnya dihapus juga. Sekali lagi, ini mengatasi masalah kinerja seperti kesalahan seperti offset, penguatan, kesalahan fase, dan gangguan pada sistem tidak lagi ada.
Perjuangan untuk mencapai kinerja presisi sangat minim karena jumlah elemen yang dirancang berkurang secara signifikan. Hal ini menghasilkan waktu desain yang lebih cepat, waktu pemasaran yang lebih cepat bagi pelanggan, manajemen BOM yang lebih mudah, dan keandalan. Penghapusan filter antialiasing, driver, dan buffer referensi akan secara signifikan mengurangi area board sistem. Penguat instrumentasi dapat digunakan untuk menggerakkan ADC secara langsung. Sebagai contoh, dengan AD7134, karena hanya merupakan input diferensial ADC, penguat dalam diferensial seperti LTC6373 dapat digunakan sebagai driver. Perbandingan pada Gambar 14 menunjukkan rantai sinyal untuk rantai sinyal berbasis waktu diskrit dan rantai sinyal berbasis waktu kontinu. Eksperimen kami menunjukkan 70% penghematan area jika dibandingkan dengan rantai sinyal berbasis waktu diskrit yang setara, menjadikannya pilihan yang sangat baik untuk aplikasi multisaluran densitas tinggi.
Kesimpulannya, pendekatan ini menawarkan pengurangan ukuran sistem yang signifikan, menyederhanakan desain rantai sinyal, membuat sistem lebih kuat, dan mengurangi keseluruhan waktu ke pasar dengan desain yang mudah tanpa memperdagangkan parameter kinerja apa pun yang diminta oleh aplikasi instrumentasi presisi.
klik untuk gambar lebih besar Gambar 14. Perbandingan rantai sinyal berbasis waktu diskrit (kiri) dan berbasis waktu kontinu (kanan). (Sumber:Perangkat Analog)
klik untuk gambar lebih besar Gambar 15. Perbandingan ukuran rantai sinyal waktu-diskrit dan waktu-kontinu. (Sumber:Perangkat Analog)
Referensi
Kester, Walt. “MT-002:Apa Arti Kriteria Nyquist untuk Desain Sistem Data Sampel Anda.” Perangkat Analog, Inc., 2009.
Pavan, Shanti. “Alias Penolakan Waktu Kontinu Modulator dengan DAC Umpan Balik Kapasitor Beralih.” Transaksi IEEE pada Sirkuit dan Sistem I:Makalah Reguler , Jil. 58, No. 2, Februari 2011.
Schreier, Richard dan Gabor C. Temes. Memahami Pengonversi Data Delta-Sigma. John Wiley and Sons, 2005.
Penghargaan
Penulis ingin mengucapkan terima kasih kepada Abhilasha Kawle, Avinash Gutta, dan Roberto Maurino atas dukungan mereka pada artikel ini.
