Latch Terpicu Tepi: Dari Latch SR/D ke Flip-Flop
Di bagian-bagian sebelumnya kita telah memeriksa S-R dan D latch yang merespons input data hanya ketika sinyal enable (E) aktif. Untuk banyak desain digital, menguntungkan untuk membatasi responsivitas latch ke interval yang sangat singkat daripada selama seluruh durasi garis enable tetap tinggi.
Picu tepi mencapai ini dengan mengizinkan input data mempengaruhi latch hanya pada saat sinyal enable bertransisi dari satu tingkat ke tingkat lain. Jendela singkat ini dihasilkan oleh detektor pulsa yang menghasilkan pulsa pendek setiap kali garis enable berubah keadaan.
Di bawah ini kami membandingkan diagram timing untuk D latch konvensional dan D latch terpicu tepi:
Dalam diagram pertama, output mengikuti input D selama sinyal enable (E) tetap tinggi. Setelah E kembali rendah, rangkaian memegang keadaan terakhirnya. Dalam diagram kedua, output hanya berubah selama saat singkat ketika E bertransisi dari rendah ke tinggi—ini adalah picu tepi positif.
Picu tepi negatif berperilaku serupa tetapi bereaksi terhadap tepi jatuh (tinggi-ke-rendah) sinyal enable:
Ketika latch didorong oleh detektor pulsa pada tepi sinyal jam, kita menyebutnya flip-flop daripada latch. Akibatnya, S-R latch terpicu tepi menjadi S-R flip-flop, dan D latch terpicu tepi menjadi D flip-flop. Input enable diganti nama menjadi jam (C), dan input data (S, R, atau D) disebut sinkron karena mereka mempengaruhi output hanya pada saat tepi jam.
Bagaimana kita dapat mengimplementasikan picu tepi seperti itu? Mengubah S-R reguler menjadi gated latch mudah dengan beberapa gerbang AND, tetapi menghasilkan pulsa yang menandai hanya tepi naik atau turun dari sinyal digital memerlukan detektor pulsa khusus. Detektor ini secara efektif adalah multivibrator monostabil yang menghasilkan pulsa pendek setiap kali input berubah.
Lebar pulsa ditentukan oleh komponen di dalam detektor. Dalam logika tangga, relai penundaan waktu dengan penundaan yang sangat singkat menyelesaikan ini:
Dalam logika semikonduktor, kita mengeksploitasi penundaan propagasi yang inherent dalam gerbang logika. Sinyal input dibagi; satu jalur melewati gerbang atau serangkaian gerbang untuk menunda sedikit. Sinyal asli dan yang ditunda kemudian memberi makan gerbang dua input yang menghasilkan output tinggi hanya sementara sinyal yang ditunda tertinggal di belakang tepi naik asli. Contoh rangkaian yang menghasilkan pulsa pada transisi rendah-ke-tinggi ditunjukkan di bawah ini:
Untuk mendeteksi tepi jatuh, cukup ganti gerbang AND terakhir dengan gerbang NOR:
Dengan detektor pulsa yang siap, kita dapat mengubah latch menjadi flip-flop. Misalnya, S-R flip-flop diperoleh dengan menggerbangi baris enable S-R latch dengan detektor pulsa:
Rangkaian responsif terhadap S dan R hanya ketika jam (C) bertransisi dari rendah ke tinggi; jika tidak, ia tetap terkunci. Representasi logika tangga dari S-R flip-flop yang sama adalah:
Dalam diagram tangga, kontak CR3 mengganti kontak enable asli dan hanya tertutup selama jendela singkat ketika C dan kontak penundaan waktu TR1 semua tertutup. Baik diimplementasikan dengan gerbang atau relai, input S dan R tidak memiliki efek kecuali C bertransisi dari 0 ke 1.
Penting untuk dicatat bahwa keadaan invalid S-R flip-flop hanya ada untuk periode singkat di mana detektor pulsa mengizinkan latch diaktifkan. Setelah jendela itu tertutup, output terkunci ke keadaan set atau reset. Kondisi balapan singkat ini—setiap gerbang latch bersaing untuk mengesertikan outputnya pertama—memastikan bahwa flip-flop menetap ke keadaan valid yang saling eksklusif.
Simbol blok untuk flip-flop sedikit berbeda dari latch. Segitiga di samping input jam menunjukkan perangkat terpicu tepi. Flip-flop tepi positif ditampilkan dengan segitiga polos, sementara perangkat tepi negatif memiliki gelembung pada garis jam:
Kedua diagram mengilustrasikan flip-flop yang jam pada tepi jatuh (transisi tinggi-ke-rendah) sinyal jam.
REVIEW
- A flip‑flop is a latch equipped with a pulse detector that allows it to respond only to a brief rising or falling edge of the clock.
- Pulse detectors can be implemented with time‑delay relays in ladder logic or with semiconductor gates that use propagation delay.
RELATED WORKSHEETS
