Shift Registers:Serial-in, Serial-out

Shift register serial-in, serial-out menunda data satu jam waktu untuk setiap tahap.

Mereka akan menyimpan sedikit data untuk setiap register. Shift register serial-in, serial-out mungkin memiliki panjang satu hingga 64 bit, lebih lama jika register atau paket di-cascade.

Di bawah ini adalah register geser satu tahap yang menerima data yang tidak disinkronkan dengan jam register.

“Data masuk” di D pin jenis D FF (Flip-Flop) tidak mengubah level saat jam berubah dari rendah ke tinggi.

Kami mungkin ingin menyinkronkan data ke jam seluruh sistem di papan sirkuit untuk meningkatkan keandalan sirkuit logika digital.

Poin yang jelas (dibandingkan dengan gambar di bawah) yang diilustrasikan di atas adalah bahwa "data masuk" apa pun yang ada di D pin bertipe D FF ditransfer dari D ke output Q pada waktu clock.

Karena register geser contoh kami menggunakan elemen penyimpanan sensitif tepi positif, output Q mengikuti D masukan ketika jam bertransisi dari rendah ke tinggi seperti yang ditunjukkan oleh panah atas pada diagram di atas.

Tidak diragukan lagi level logika apa yang ada pada waktu clock karena data stabil baik sebelum dan sesudah tepi clock.

Ini jarang terjadi pada register geser multi-tahap. Tapi, ini adalah contoh yang mudah untuk memulai. Kami hanya peduli dengan tepi jam positif, rendah ke tinggi.

Tepi jatuh dapat diabaikan. Sangat mudah untuk melihat Q ikuti D pada waktu jam di atas.

Bandingkan ini dengan diagram di bawah ini di mana "data masuk" tampak berubah dengan tepi jam positif.

Karena "data masuk" tampaknya berubah pada waktu jam t₁ di atas, apa jenis D FF lihat pada waktu jam?

Jawaban singkat yang terlalu disederhanakan adalah ia melihat data yang ada di D sebelum jam.

Itulah yang ditransfer ke Q pada waktu jam t₁ . Bentuk gelombang yang benar adalah Q_C . Di t₁ Q menjadi nol jika belum nol.

D mendaftar tidak melihat satu sampai waktu t₂ , saat Q menjadi tinggi.

Karena data di atas, hadir pada H clock ke Q pada waktu jam, dan Q tidak dapat berubah hingga waktu jam berikutnya, D FF menunda data dengan satu periode jam, asalkan data sudah disinkronkan ke jam. T_A bentuk gelombang sama dengan "data masuk" dengan penundaan periode satu jam.

Tampilan yang lebih detail apa input dari tipe D Flip-Flop melihat pada waktu jam berikut.

Lihat gambar di bawah ini. Karena “data masuk” tampak berubah pada waktu jam (di atas), kami memerlukan informasi lebih lanjut untuk menentukan apa yang D FF melihat.

Jika “data masuk” berasal dari tahap register geser lain, jenis lain yang sama D FF, kita dapat menarik beberapa kesimpulan berdasarkan lembar data informasi.

Produsen logika digital menyediakan informasi tentang bagian-bagiannya dalam lembar data, yang sebelumnya hanya tersedia dalam kumpulan yang disebut buku data .

Buku data masih tersedia; meskipun, situs web produsen adalah sumber modern.

Data berikut diekstraksi dari lembar data CD4006b untuk operasi pada 5V_DC , yang berfungsi sebagai contoh untuk menggambarkan waktu. [*]

• t_S =100n
• t_H =60n
• t_P =200-400ns ketik/maks

t_S adalah waktu penyiapan , data waktu harus ada sebelum waktu jam. Dalam hal ini, data harus ada di D 100 detik sebelum jam.

Selanjutnya, data harus disimpan untuk waktu penahanan t_H =60ns setelah waktu jam. Kedua kondisi ini harus dipenuhi untuk data clock yang andal dari D untuk T dari Flip-Flop.

Tidak ada masalah untuk memenuhi waktu penyiapan 60ns sebagai data pada H telah ada untuk seluruh periode jam sebelumnya jika itu berasal dari tahap register geser lain.

Misalnya, pada frekuensi clock 1 Mhz, periode clock adalah 1000 s, banyak waktu.

Data sebenarnya akan ada selama 1000 detik sebelum jam, yang jauh lebih besar dari t_S minimum yang diperlukan dari 60n.

Waktu penahanan t_H =60ns terpenuhi karena D terhubung ke Q tahap lain tidak dapat berubah lebih cepat dari penundaan propagasi tahap sebelumnya t_P =200n.

Waktu tunggu terpenuhi selama penundaan propagasi D . sebelumnya FF lebih besar dari waktu penahanan.

Data pada H didorong oleh tahap lain Q tidak akan berubah lebih cepat dari 200ns untuk CD4006b.

Untuk meringkas, keluarkan Q mengikuti input D hampir sepanjang waktu jika Flip-Flop di-cascade ke dalam register geser multi-tahap.

Tiga jenis D Flip-Flop mengalir dari Q ke D dan jam diparalelkan untuk membentuk register geser tiga tahap di atas.

Ketik JK Flip Flops mengalirkan Q ke J, Q’ ke K dengan jam paralel untuk menghasilkan bentuk alternatif dari register geser di atas.

Shift register serial-in/serial-out memiliki input clock, input data, dan output data dari tahap terakhir.

Secara umum, output tahap lainnya tidak tersedia. Jika tidak, itu akan menjadi register geser serial-in, paralel-out.

Bentuk gelombang di bawah ini berlaku untuk salah satu dari dua versi sebelumnya dari register geser serial-in, serial-out.

Tiga pasang panah menunjukkan bahwa register geser tiga tahap menyimpan sementara 3-bit data dan menundanya selama tiga periode jam dari input ke output.

Pada waktu jam t₁ "data masuk" 0 clock dari D untuk T dari ketiga tahap tersebut. Khususnya, D tahap A melihat logika 0 , yang diatur ke Q_A dimana tetap sampai waktu t₂ .

Pada waktu jam t₂ "data masuk" 1 clock dari D ke T_A . Pada tahap B dan C , a 0 , diumpankan dari tahapan sebelumnya di-clock ke Q_B dan T_C .

Pada waktu jam t₃ "data masuk" 0 clock dari D ke T_A . T_J menjadi rendah dan tetap rendah untuk jam yang tersisa karena "data masuk" menjadi 0 . T_B menjadi tinggi pada t₃ karena 1 dari tahap sebelumnya. T_C masih rendah setelah t₃ karena rendah dari tahap sebelumnya.

T_C akhirnya menjadi tinggi pada jam t₄ karena diumpankan tinggi ke D dari tahap sebelumnya Q_B . Semua tahapan sebelumnya memiliki 0 s bergeser ke mereka. Dan, setelah jam berikutnya pulsa di t₅ , semua logika 1 s akan digeser, digantikan oleh 0 s

Perangkat serial-in/serial-out

Kami akan melihat lebih dekat pada bagian berikut yang tersedia sebagai sirkuit terintegrasi, milik Texas Instruments.

Untuk lembar data perangkat lengkap, ikuti tautannya.

• Daftar geser serial-in/ serial-out CD4006b 18-bit
• Daftar geser serial-in/ serial-out CD4031b 64-bit
• CD4517b dual 64-bit serial-in/ serial-out shift register

Shift register serial-in/ serial-out berikut adalah seri 4000 CMOS (Pelengkap Metal Oxide Semiconductor) bagian keluarga.

Dengan demikian, Mereka akan menerima V_DD , catu daya positif dari 3-Volt hingga 15-Volt. V_SS pin diarde.

Frekuensi maksimum jam shift, yang bervariasi dengan V_DD , adalah beberapa megahertz.

CD4006b 18-bit terdiri dari dua tahap 4-bit dan dua tahap lagi 5-bit dengan tap keluaran pada 4-bit.

Dengan demikian, tahapan 5 bit dapat digunakan sebagai register geser 4 bit.

Untuk mendapatkan register geser 18-bit penuh, output dari satu register geser harus mengalir ke input yang lain dan seterusnya sampai semua tahapan membuat register geser tunggal seperti yang ditunjukkan di bawah ini.

Register geser CD4031 64-bit serial-in/ serial-out ditunjukkan di bawah ini.

Sejumlah pin tidak terhubung (nc). Baik Q dan Q’ tersedia dari tahap ke-64, sebenarnya Q₆₄ dan Q’₆₄ .

Ada juga Q₆₄ "tertunda" dari setengah tahap yang tertunda setengah siklus jam. Fitur utama adalah pemilih data yang ada di input data ke register geser.

“Mode control” memilih antara dua input:data 1 dan data 2. Jika “mode control” tinggi, data akan dipilih dari “data 2” untuk input ke register geser.

Dalam kasus "kontrol mode" menjadi logika rendah, "data 1" dipilih. Contohnya ditunjukkan pada dua gambar di bawah ini.

“Data 2” di atas disambungkan ke Q₆₄ keluaran dari register geser. Dengan "kontrol mode" tinggi, Q₆₄ output dialihkan kembali ke input data shifter D.

Data akan disirkulasikan dari keluaran ke masukan. Data akan berulang setiap 64 pulsa clock seperti yang ditunjukkan di atas.

Pertanyaan yang muncul adalah bagaimana pola data ini bisa masuk ke register geser?

Dengan “mode control” rendah, CD4031 “data 1” dipilih untuk input ke shifter.

Outputnya, Q₆₄ , tidak disirkulasi ulang karena gerbang pemilih data bawah dinonaktifkan .

Dengan menonaktifkan yang kami maksudkan bahwa logika "pilih mode" rendah terbalik dua kali ke rendah di gerbang NAND bawah mencegahnya untuk melewatkan sinyal apa pun pada pin bawah (data 2) ke output gerbang.

Dengan demikian, ini dinonaktifkan.

Sebuah register geser 64-bit ganda CD4517b ditunjukkan di atas. Perhatikan tap pada tahap 16, 32, dan 48.

Itu berarti bahwa register geser dengan panjang tersebut dapat dikonfigurasi dari salah satu shifter 64-bit.

Tentu saja, shifter 64-bit dapat di-cascade untuk menghasilkan register geser 80-bit, 96-bit, 112-bit, atau 128-bit.

Jam CL_A dan CL_B perlu diparalelkan saat mengalirkan dua shifter. KAMI_B dan KAMI_B di-ground untuk operasi pemindahan gigi normal.

Input data ke register geser A dan B adalah D_A dan D_B masing-masing.

Misalkan kita memerlukan register geser 16-bit.

Bisakah ini dikonfigurasi dengan CD4517b? Bagaimana dengan register 64 shift dari bagian yang sama?

Di atas kami menunjukkan kabel CD4517b sebagai register geser 16-bit untuk bagian B.

Jam untuk bagian B adalah CL_B . Data dicatat di CL_B . Dan data yang tertunda 16 jam diambil dari Q_16B . KAMI_B , pengaktifan penulisan, di-ground.

Di atas kami juga menunjukkan kabel CD4517b yang sama sebagai register geser 64-bit untuk bagian independen A.

Jam untuk bagian A adalah CL_A . Data masuk di CL_A . Data tertunda oleh pulsa 64-clock diambil dari Q_64A . KAMI_A , pengaktifan tulis untuk bagian A, di-ground.

LEMBAR KERJA TERKAIT:

• Lembar Kerja Daftar Shift