Mengapa Kemasan Chip-Scale Tingkat Wafer Esensial untuk SRAM Wearable Generasi Depan
Selama diskusi terbaru tentang teknologi wearable, Ralph Osterhout, CEO dari The Osterhout Design Group, menyatakan, “Apa yang tidak akan berhasil adalah perangkat yang membosankan yang memisahkan orang dari lingkungan mereka. Jika Anda berbicara tentang sesuatu yang membuat Anda terlihat seperti hiu martil dengan kabel? Maka, tidak. Ini tidak akan berhasil.” (sumber)
Untuk menjaga papan tetap kecil, mikrokontroler terus bergerak ke node proses yang lebih kecil sambil menambahkan fungsionalitas yang lebih canggih. Peralihan ini secara tak terhindarkan meningkatkan kebutuhan akan memori cache pada chip yang lebih besar. Namun setiap node baru membuat integrasi SRAM embedded tambahan menjadi lebih sulit karena tingkat kesalahan lunak yang lebih tinggi, rendemen yang lebih rendah, dan konsumsi daya yang meningkat. Pelanggan juga menuntut opsi SRAM yang sangat disesuaikan, membuatnya tidak praktis bagi vendor MCU untuk menyimpan setiap ukuran cache yang mungkin. Akibatnya, banyak desainer memilih untuk menempatkan cache pada chip SRAM eksternal.
Namun SRAM eksternal membawa penalitas ruangnya sendiri. Dengan tata letak sel enam-transistor, menyusutkan die SRAM ke node yang lebih baru masih meninggalkan paket yang besar, dan masalah keandalan serta daya yang sama yang mempengaruhi SRAM embedded muncul kembali.
Salah satu solusi adalah menggabungkan die SRAM dengan die MCU dalam paket multi-chip (MCP) atau 3-D system-in-package (SiP). Meskipun pendekatan ini dapat mengurangi luas papan secara keseluruhan, ia memerlukan investasi modal yang signifikan dan membatasi fleksibilitas pasca-produksi. Mengganti satu die dalam SiP memerlukan re-kualifikasi seluruh paket, yang mahal dan memakan waktu.
Apakah ada cara untuk menjaga SRAM eksternal namun secara drastis memotong ukuran paket? Jawabannya terletak pada meminimalkan rasio luas die-ke-paket.
Metode paling canggih saat ini adalah wafer-level chip-scale packaging (WLCSP). WLCSP merakit setiap die ke dalam paket segera setelah pemotongan, menghilangkan kawat bonding atau interposer. Menurut desain, paket chip-scale memenuhi tidak lebih dari 20% area yang lebih besar dari die, dan proses modern dapat menambahkan lapisan tipis bahan bump, menjaga jejak hampir tidak berubah.
Gambar. WLCSP, dikembangkan di Deca Technologies, mempertahankan area die sambil memungkinkan kemasan padat tinggi. (Sumber: Deca Technologies/Cypress Semiconductor)
Dibandingkan dengan die yang terbuka, CSP menawarkan beberapa keuntungan: pengujian dan penanganan yang lebih mudah, biaya assembly yang lebih rendah, dan konduktivitas termal yang lebih baik. Selain itu, ketika die diproduksi dalam node proses yang lebih baru, amplop CSP dapat tetap tidak berubah, memungkinkan upgrade yang sederhana tanpa merancang ulang paket.
Untuk aplikasi wearable dan IoT, penghematan volume sangat mencolok. SRAM BGA 48-ball tipis saat ini berukuran 8 mm × 6 mm × 1 mm (48 mm³). Dalam paket WLCSP, die yang sama muat di 3.7 mm × 3.8 mm × 0.5 mm, pengurangan sekitar 85% dalam volume. Penyusutan ini secara langsung diterjemahkan ke PCB yang lebih kecil dan produk akhir yang lebih tipis.
Akibatnya, permintaan akan SRAM berbasis WLCSP semakin tumbuh di luar wearable ke ekosistem IoT yang lebih luas. Desainer yang ingin memanfaatkan manfaat ini dapat berkonsultasi dengan sumber daya seperti “Getting Started with Chip-Scale Packages” untuk praktik terbaik.
