Kebutuhan kemasan skala chip tingkat wafer dalam SRAM

Saat berbicara tentang masa depan teknologi yang dapat dikenakan, Ralph Osterhout (CEO, grup Desain Osterhout) membuat pengamatan yang tajam dan relevan:“Yang tidak akan berfungsi adalah perangkat besar yang menjauhkan orang dari lingkungan mereka. Jika Anda berbicara tentang sesuatu yang membuat Anda terlihat seperti hiu kepala martil dengan kabel? Lalu, tidak. Ini tidak akan berhasil." ( sumber ) Ini jelas menunjukkan arah inovasi masa depan dalam teknologi yang dapat dikenakan. Sangat jelas bahwa agar berhasil, item elektronik yang dapat dikenakan harus berukuran kecil sambil mempertahankan performa.

Untuk mengurangi jejak dan, akibatnya, ruang papan secara keseluruhan, mikrokontroler bermigrasi ke node proses yang lebih kecil setiap generasi berturut-turut. Pada saat yang sama mereka berkembang untuk melakukan operasi yang lebih kompleks dan kuat. Kebutuhan untuk meningkatkan memori cache menjadi sangat dekat karena operasi menjadi lebih kompleks. Sayangnya, dengan setiap node proses baru, meningkatkan cache tertanam (SRAM tertanam) menjadi tantangan karena berbagai alasan termasuk SER yang lebih tinggi, hasil yang lebih rendah, dan peningkatan konsumsi daya. Selain itu, pelanggan juga memiliki persyaratan SRAM yang disesuaikan. Agar pembuat MCU dapat menyediakan semua ukuran cache yang mungkin, mereka harus memiliki portofolio yang terlalu besar untuk dapat dikelola. Ini mendorong kebutuhan untuk membatasi SRAM tertanam pada pengontrol mati dan sebagai gantinya melakukan caching melalui SRAM eksternal.

Namun, menggunakan SRAM eksternal menantang proses miniaturisasi karena SRAM eksternal menempati ruang papan yang signifikan. Karena struktur enam transistornya, mengurangi ukuran SRAM eksternal dengan memindahkannya ke node proses yang lebih kecil akan mengundang masalah yang sama yang mengganggu miniaturisasi SRAM tertanam.

Ini membawa kita ke alternatif berikutnya untuk masalah kuno ini:kurangi paket chip menjadi rasio ukuran mati di SRAM eksternal. Biasanya ukuran chip SRAM yang dikemas berkali-kali (hingga 10x) ukuran die. Salah satu cara umum untuk mengatasi masalah ini adalah dengan tidak menggunakan chip SRAM yang dikemas sama sekali. Sebaliknya, masuk akal untuk mengambil mati SRAM (1/10 ^th seukuran chip SRAM) dan mengemasnya bersama dengan cetakan MCU menggunakan multi-chip packaging (MCP) yang canggih atau teknik pengemasan 3D (juga dikenal sebagai SiP atau System-in-Package). Namun, metode ini membutuhkan investasi yang signifikan dan hanya dapat dilakukan untuk produsen terbesar. Dari sudut pandang desain, ini juga mengurangi fleksibilitas karena komponen dalam SiP tidak mudah diganti. Misalnya, jika ada teknologi SRAM baru yang tersedia, kita tidak dapat dengan mudah mengganti mati SRAM di SiP dengan mudah. Untuk mengganti die dalam paket, seluruh SiP harus dikualifikasi ulang. Kualifikasi ulang membutuhkan investasi ulang dan waktu tambahan.

Jadi, apakah ada cara untuk menghemat ruang papan, sambil menjauhkan SRAM dari MCU dan tidak mengganggu MCP? Kembali ke rasio ukuran die to chip, kami melihat ruang untuk peningkatan yang signifikan. Mengapa tidak memeriksa apakah ada paket yang bisa menempel lebih dekat ke die? Dengan kata lain, jika Anda tidak dapat menghilangkan paket, kurangi rasio ukuran sebagai gantinya.

Pendekatan paling maju saat ini adalah mengurangi ukuran cetakan yang dikemas dengan menggunakan WLCSP (pengemasan skala chip tingkat wafer). WLCSP mengacu pada teknologi perakitan unit individu dalam paket setelah memotongnya dari wafer. Perangkat ini pada dasarnya adalah dadu dengan pola susunan gundukan atau bola tanpa menggunakan kabel ikatan atau koneksi interposer. Secara spesifikasi, bagian paket skala chip memiliki luas paling banyak 20% lebih besar dari cetakan. Saat ini proses tersebut telah mencapai tingkat inovasi dimana pabrik fabrikasi menghasilkan perangkat CSP tanpa menambah luas cetakan (hanya meningkatkan sedikit ketebalan agar sesuai dengan tonjolan/bola).

Gambar. Pengemasan skala chip tingkat wafer (WLCSP) menawarkan pendekatan paling canggih untuk mengurangi ukuran cetakan yang dikemas. WLCSP yang ditampilkan di sini dikembangkan di Deca Technologies dan tidak menambah area die yang menyusunnya. (Sumber:Deca Technologies/Cypress Semiconductor)

CSP memiliki keunggulan tertentu dibandingkan bare die. Perangkat CSP lebih mudah untuk diuji, ditangani, dirakit, dan ditulis ulang. Mereka juga memiliki karakteristik konduksi termal yang ditingkatkan. Dan ketika dies bergeser ke node proses yang lebih baru, ukuran CSP dapat distandarisasi sementara dies menyusut. Hal ini memastikan bahwa suku cadang CSP dapat diganti dengan suku cadang CSP generasi baru tanpa komplikasi apa pun yang terkait dengan penggantian die.

Cukup jelas bahwa penghematan ruang ini signifikan dalam hal persyaratan perangkat yang dapat dikenakan dan elektronik portabel. Misalnya, BGA 48 bola yang digunakan oleh memori di banyak perangkat wearable saat ini memiliki dimensi 8mm x 6mm x 1mm (48mm ³ ). Sebagai perbandingan, bagian yang sama dalam paket tipe CSP memiliki dimensi 3,7 mm x 3,8 mm x 0,5 mm (7 mm ³ ). Dengan kata lain, dimungkinkan untuk mengurangi volume hingga 85%. Penghematan ini dapat digunakan untuk mengurangi area dan ketebalan PCB perangkat portabel. Untuk alasan ini, ada permintaan baru untuk perangkat berbasis WLCSP di luar SRAM dari produsen yang dapat dikenakan dan IoT (Internet of Things). Untuk informasi lebih lanjut tentang mendesain dengan WLCSP, desainer dapat merujuk ke Memulai dengan Paket Skala Chip.