Penentuan fase penyalaan:Menggunakan sinkronisasi multichip

Integrasi beberapa blok pemrosesan sinyal digital (DSP), konverter digital-ke-analog pita lebar (DAC), dan konverter analog-ke-digital pita lebar (ADCs) dalam satu chip monolitik sekarang memungkinkan pelepasan sumber daya FPGA yang haus daya ke memungkinkan tapak yang lebih kecil, daya yang lebih rendah, platform jumlah saluran yang ditingkatkan yang dapat mengambil sampel pada tingkat yang lebih tinggi daripada yang dapat dicapai sebelumnya. Seiring dengan kemampuan baru ini, muncul algoritma sinkronisasi multichip (MCS) baru dalam sirkuit terpadu (IC), yang memungkinkan pengguna untuk mencapai fase (deterministik) yang diketahui untuk semua saluran saat menyalakan sistem atau membuat modifikasi perangkat lunak ke sistem. Oleh karena itu, fase deterministik ini menyederhanakan algoritme kalibrasi tingkat sistem yang lebih luas yang diperlukan untuk mencapai sinkronisasi semua saluran pada output atau input ke jaringan front-end yang terpasang pada IC ini. Artikel ini menyajikan hasil eksperimen yang mendemonstrasikan kemampuan MCS ini saat menggunakan platform penerima/pemancar 16 saluran yang terdiri dari beberapa IC digitizer, sumber jam, dan antarmuka digital.

Diagram Blok Sistem Tingkat Tinggi

Diagram blok sistem yang digunakan untuk pengujian ini ditunjukkan pada Gambar 1 dan terdiri dari empat IC DAC/ADC/DSP terintegrasi yang masing-masing terdiri dari empat 12 GSPS DAC, empat 4 GSPS ADC, dan 12 digital upconverter (DUC) dan 12 digital. blok downconverter (DDC).

klik untuk gambar ukuran penuh

Gambar 1. Diagram blok tingkat tinggi dari sistem yang digunakan untuk mendemonstrasikan MCS dan algoritme kalibrasi multisaluran. (Sumber:Perangkat Analog)

DUC/DDC memungkinkan translasi frekuensi dan/atau interpolasi/decimation dalam domain digital. Menggunakan jam referensi 500 MHz tunggal yang disuntikkan ke papan, buffer jam yang dikunci referensi kemudian digunakan untuk menghasilkan sinyal referensi sistem yang diperlukan untuk MCS serta jam yang diperlukan untuk antarmuka digital ke prosesor pita dasar (BBP). Sistem ini juga berisi empat synthesizer fase-terkunci loop (PLL) terpisah yang menghasilkan sumber 12 GHz yang diperlukan untuk clock setiap IC digitalisasi dari referensi umum. Ujung depan RF dipasang ke setiap output/input digitizer, yang menghasilkan sinyal yang difilter dan diperkuat ke/dari konektor RF yang diluncurkan dari tepi. Solusi distribusi daya penuh diterapkan. Semua tegangan yang diperlukan untuk sistem dibangkitkan dari satu sumber 12 V. Semua sinyal transmisi merambat di bagian bawah papan, sedangkan semua sinyal menerima merambat di bagian atas papan untuk mencapai isolasi saluran-ke-saluran yang paling optimal.

Struktur Pohon Jam Subarray

Seperti disebutkan sebelumnya, subarray clock tree terdiri dari satu sumber referensi 500 MHz yang dibagi dan dikirim ke input referensi dari empat IC synthesizer PLL yang terpisah, seperti yang ditunjukkan di atas pada Gambar 1. Sinyal 500 MHz ini juga digabungkan 10 dB, diperkuat , dan dikirim ke IC buffer jam lain yang bertanggung jawab untuk menghasilkan referensi sistem (SYSREFs) dan jam BBP yang diperlukan untuk antarmuka digital. Tujuan dari pohon jam ini ada tiga, karena:

• Memungkinkan penundaan SYSREF saluran individual untuk memperbaiki ketidakcocokan panjang jejak antara IC.
• Mengizinkan penyesuaian fase PLL/synthesizer individu, dan oleh karena itu memastikan sinkronisasi di seluruh sumber jam IC digitizer masing-masing, untuk mengkompensasi gradien termal yang diinduksi dalam sistem.
• Memungkinkan pengguna untuk mencapai persyaratan penyiapan-dan-tahan yang diperlukan untuk IC digital.

IC pohon jam dipilih untuk menunjukkan bahwa berbagai anomali tata letak papan dapat diperbaiki dalam perangkat lunak dan/atau perangkat keras dengan bantuan blok penundaan digital dan analog yang ada di dalam chip ini. Pada akhirnya, hasilnya adalah pohon jam yang dapat memberikan pulsa SYSREF ke semua IC yang diperlukan dalam siklus jam sampel yang sama dari masing-masing IC ini.

Antarmuka Digital dengan Prosesor Baseband

Keempat IC digitalisasi masing-masing membentuk antarmuka tautan digital JESD204B atau JESD204C dengan BBP. ^1,2 Antarmuka ini bertanggung jawab untuk mentransmisikan kode ADC dan DAC melalui jejak fisik (SERDES) ke dan dari BBP. Jumlah jejak SERDES diferensial yang digunakan dalam antarmuka ini disebut jumlah lajur (L) untuk tautan ini. Resolusi bit konverter yang dikirim melalui tautan dianggap sebagai N’. Jumlah jalur data tersalurkan, juga menciptakan konverter virtual, diberi label sebagai M. Hasil yang ditampilkan dalam artikel ini menggunakan tautan JESD204C dengan M =16, N' =16, L =4 untuk tautan sisi DAC dan M =8 , N' =16, L =2 untuk tautan sisi ADC.

Laju di mana data dikirim dan diterima antara IC digitizer dan BBP disebut laju lajur. Blok DSP pada silikon (yaitu, DDC/DUC) memungkinkan pengguna untuk mengambil sampel digitizer pada kecepatan yang berbeda dari kecepatan data yang dikirim melintasi jalur fisik. Dengan demikian, laju lajur bergantung pada laju data yang dikurangi/diinterpolasi secara digital untuk setiap jalur data. Untuk pekerjaan ini, kecepatan data 250 MSPS I/Q telah digunakan. Untuk antarmuka JESD204C, laju lajur didefinisikan sebagai:

sedangkan untuk antarmuka JESD204B, laju lajur didefinisikan sebagai:

Hasil yang ditampilkan dalam artikel ini menggunakan laju laju 16,5 Gbps untuk tautan JESD204C sisi ADC dan DAC.

Setiap tautan JESD204B/JESD204C dapat dibuat dalam subkelas yang berbeda. Subkelas ini dipisahkan berdasarkan apakah sinkronisasi multichip atau latensi deterministik diperlukan. Untuk pekerjaan ini, data yang ditampilkan menggunakan mode JESD204C Subkelas 1, dan oleh karena itu menggunakan sinyal SYSREF untuk menyelaraskan bagian dari data digital yang ditransmisikan melalui beberapa tautan yang ada di dalam sistem. Khususnya, dalam mode JESD204C Subkelas 1 ini, sinyal SYSREF digunakan untuk menyelaraskan pencacah multiblok lokal (LEMC), yang mentransmisikan pada kecepatan:

di mana F adalah jumlah oktet per frame JESD per jalur dan K adalah jumlah frame per multiframe tunggal. Untuk pekerjaan ini, F =8 dan K =32, dan oleh karena itu digunakan tingkat LEMC sebesar 7,8125 MSPS. Pengetahuan tentang laju LEMC ini penting, karena setiap rutinitas MCS yang berhasil perlu menunjukkan bahwa frekuensi RF yang bukan merupakan kelipatan bilangan bulat dari laju LEMC mampu mencapai fase peningkatan daya deterministik.

Metode Sinkronisasi Multichip

Dalam sistem ini, IC ADC/DAC terintegrasi pita lebar menyediakan sirkuit MCS untuk memungkinkan fase deterministik peningkatan daya pada semua saluran RF yang mengirim dan menerima, bahkan saat menggunakan blok DUC/DDC DSP di dalam IC. Fitur MCS ini memungkinkan pengguna untuk mengisi tabel pencarian (LUT) selama kalibrasi pabrik untuk meminimalkan waktu henti operasional. Demonstrasi MCS yang berhasil harus mampu memberikan fase deterministik di semua saluran dalam sistem untuk setiap frekuensi RF yang dicoba, gradien termal, dan siklus daya sistem.

IC ADC/DAC terintegrasi berisi 12 blok DUC dan 12 blok DDC, seperti yang ditunjukkan di atas pada Gambar 1. Masing-masing blok ini berisi subblok interpolasi (DUC) atau penipisan (DDC) untuk mengubah kecepatan data sinyal input digital DAC atau Sinyal keluaran digital ADC, masing-masing. Juga terkandung dalam setiap DUC/DDC adalah osilator yang dikontrol secara numerik kompleks (NCO), yang memungkinkan terjemahan frekuensi dalam domain digital. Masing-masing NCO ini mampu melakukan penyesuaian fase kompleks secara real-time sehingga sinyal digital antara DAC/ADC dan BBP dapat dimodifikasi untuk mengkompensasi berbagai ketidakcocokan panjang jejak SERDES.

Fitur MCS untuk IC ADC/DAC ini bertanggung jawab untuk mencapai determinisme fase di semua aspek jalur data IC digitizer. Alur kerja untuk mencapai MCS ditunjukkan pada Gambar 2.

klik untuk gambar ukuran penuh

Gambar 2. Alur kerja MCS melibatkan fitur terpisah yang menyelaraskan berbagai bagian jalur data. (Sumber:Perangkat Analog)

Algoritma MCS dapat dibagi menjadi dua fungsi terpisah:

• Sinkronisasi sekali pakai:Fitur ini bertanggung jawab untuk menyelaraskan data pita dasar yang dikirim melintasi jalur fisik semua IC digitizer dalam sistem subarray.
• Sinkronisasi master-slave NCO:Fitur ini bertanggung jawab untuk menyelaraskan semua NCO di seluruh IC digitizer yang berbeda dalam sistem subarray.

Fitur sinkronisasi satu-shot pertama-tama mengharuskan pengguna menentukan parameter tautan JESD (seperti M, N’, L, dll.) dan kemudian mengonfigurasi logika sinkronisasi untuk rata-rata SYSREF yang diinginkan (jika menggunakan pulsa SYSREF berkelanjutan). Selain itu, penundaan LEMC yang diinginkan dapat digunakan untuk memaksa LEMC dihasilkan pada penundaan tertentu setelah tepi SYSREF. Setelah ini selesai, pengguna kemudian mengaktifkan bit sinkronisasi satu-shot dalam setiap IC digitizer dan kemudian meminta agar pulsa SYSREF dikirim ke setiap IC dalam siklus clock yang sama, seperti yang ditunjukkan pada Gambar 3.

klik untuk gambar ukuran penuh

Gambar 3. Algoritma MCS menggunakan sinyal SYSREF untuk mengimplementasikan one-shot sync dan sinyal GPIO untuk mengimplementasikan NCO master-slave sync untuk mencapai fase deterministik. (Sumber:Perangkat Analog)

Untuk sistem ini, penundaan halus analog telah diperkenalkan di dalam IC buffer jam untuk memungkinkan SYSREF sinkron ke semua IC digitizer. Pemeriksaan berikutnya dapat dilakukan untuk memverifikasi proses sinkronisasi satu kali yang berhasil dilakukan dengan menanyakan register di dalam setiap IC yang memberikan informasi tentang hubungan fase antara sinyal SYSREF dan batas LEMC dari setiap tautan IC.

Setelah fase stabil diukur (yaitu, setelah register fase SYSREF-LEMC membaca 0), pengguna kemudian mengetahui bahwa LEMC dari semua IC digitizer disejajarkan dan pengguna kemudian dapat melanjutkan ke proses sinkronisasi master-slave NCO. Untuk aktivitas ini, subtugas yang dijelaskan untuk sinkronisasi sekali pakai terdapat dalam antarmuka pemrograman aplikasi (API) yang disediakan oleh produsen chip.

Fitur sinkronisasi master-slave NCO pertama-tama menetapkan salah satu IC digitizer dalam subarray untuk bertindak sebagai chip master, seperti yang ditunjukkan di atas pada Gambar 3. Semua digitizer lainnya kemudian dianggap sebagai IC slave. IC master diatur sedemikian rupa sehingga pin GPIO0 perangkat ini dikonfigurasi sebagai output dan diarahkan ke jaring GPIO0 dari tiga IC digitizer budak. Jaring budak GPIO0 dikonfigurasi sebagai input. Pengguna kemudian dapat memilih untuk memicu baik pada pulsa SYSREF, tepi naik LEMC, atau tepi jatuh LEMC. Untuk data yang ditampilkan dalam artikel ini, tepi naik LEMC digunakan sebagai sumber pemicu sinkronisasi master-slave NCO dan jaring GPIO dirutekan melalui BBP alih-alih secara lokal di subarray. Selanjutnya, bit sinkronisasi DDC disetel rendah dan kemudian tinggi untuk mempersenjatai algoritma sinkronisasi NCO sisi ADC. Demikian juga, bit penyelarasan mikroprosesor disetel rendah dan kemudian tinggi untuk mempersenjatai algoritme sinkronisasi NCO sisi-DAC.

Ketika pemicu ini diminta, pada tepi naik LEMC berikutnya, IC digitizer master menegaskan sinyal master out yang tinggi melalui jaring GPIO0-nya. Sinyal ini merambat ke input GPIO0 dari masing-masing perangkat slave. Di tepi LEMC berikutnya, semua IC digitizer mengalami algoritma reset NCO. Setelah ini, setiap pulsa LEMC diabaikan sehubungan dengan algoritma sinkronisasi master-slave NCO. Seperti halnya sinkronisasi sekali pakai, subtugas sinkronisasi master-slave NCO ini terdapat dalam fungsi API untuk kemudahan penggunaan pengguna.

Menggunakan fitur sinkronisasi satu-shot dan sinkronisasi master-slave NCO menyelaraskan kedua input ke setiap DDC/DUC sedemikian rupa sehingga offset fase output dari setiap saluran penerima dan transmisi dapat diulang setelah beberapa siklus daya, seperti yang ditunjukkan pada Gambar 4. Data pada Gambar 4 menunjukkan offset fase yang dikalibrasi lebih dari 100 siklus daya (ditunjukkan dengan beberapa titik padat) untuk setiap saluran penerima dan transmisi saat sistem beroperasi di bawah gradien termal statis selama setiap reboot.

klik untuk gambar ukuran penuh

Gambar 4. DDC halus penerima (kiri) dan DUC halus pengirim (kanan) disejajarkan dengan benar saat menjalankan algoritme MCS. (Sumber:Perangkat Analog)

Seperti yang dapat dilihat dari beberapa titik yang ada dalam gambar ini, titik-titik dari setiap warna untuk DDC/DUC yang diberikan semuanya mengelompok rapat ke posisi yang sama setelah siklus daya, sehingga menggambarkan fase deterministik untuk saluran tertentu. Untuk data dalam pengujian ini, kedelapan DUC channelizer telah digunakan pada sisi transmisi, sedangkan hanya empat dari delapan DDC channelizer yang digunakan. Namun, telah dikonfirmasi bahwa memang kedelapan channelizer DDC menyediakan fase deterministik saat menggunakan algoritme MCS juga.

Menerbitkan algoritme ini saat boot-up menetapkan fase deterministik untuk setiap saluran jika jam sampel synthesizer PLL dan IC SYSREF jam mempertahankan hubungan fase yang sama saat boot-up. Namun, sistem apa pun akan mengalami gradien termal, yang dapat mengakibatkan penyimpangan jam PLL, dan yang dapat menghasilkan fase peningkatan daya yang berbeda jika dibiarkan tanpa kompensasi. Untuk mengimbangi penyimpangan gradien termal dalam sistem, platform ini menggunakan penyesuaian fase synthesizer PLL.

Di bagian selanjutnya dari seri artikel ini, kita akan mempelajari penyesuaian fase synthesizer PLL, skalabilitas ke beberapa subarray, dan algoritme kalibrasi tingkat sistem.

Referensi

1 Del Jones. “JESD204C Primer:Apa yang Baru dan Ada di dalamnya untuk Anda—Bagian 1.” Dialog Analog , Jil. 53, No. 2, Juni 2019.

2 Del Jones. “JESD204C Primer:Apa yang Baru dan di dalamnya untuk Anda—Bagian 2.” Dialog Analog , Jil. 53, No. 3, Juli 2019.