Determinisme Fase saat Nyalakan: Memanfaatkan Sinkronisasi Multichip di Platform ADC/DAC Kecepatan Tinggi
Integrasi banyak blok pemrosesan sinyal digital, DAC wideband, dan ADC ke dalam satu chip monolitik kini memungkinkan off-loading sumber daya FPGA yang boros daya. Ini menghasilkan platform yang lebih kecil, lebih hemat daya yang mendukung jumlah channel dan laju sampling yang lebih tinggi dari sebelumnya. Penting, IC canggih ini mengintegrasikan algoritma sinkronisasi multichip (MCS) yang memberikan fase deterministik di semua channel saat nyalakan, menghilangkan kebutuhan akan kalibrasi sistem-level yang kompleks untuk meratakan jaringan front-end.
Diagram Blok Sistem Tingkat Tinggi
Sistem uji yang diilustrasikan pada Gambar 1 terdiri dari empat IC DAC/ADC/DSP terintegrasi, masing-masing berisi empat DAC 12 GSPS, empat ADC 4 GSPS, dan 12 digital up-converters (DUC) dan 12 digital down-converters (DDC). Seluruh array didorong oleh satu jam referensi 500 MHz, yang didistribusikan ke empat synthesizer PLL yang menghasilkan jam 12 GHz yang diperlukan oleh setiap IC digitizer. Front end RF dipasang pada setiap input dan output, menyediakan filtering dan amplifikasi untuk konektor RF edge-launched. Semua sinyal diberi daya dari satu supply 12 V, dengan jalur transmit di-routing pada lapisan bawah papan dan jalur receive di atas untuk memaksimalkan isolasi channel-to-channel.
klik untuk ukuran penuh Gambar 1. Diagram blok tingkat tinggi dari sistem yang digunakan untuk mendemonstrasikan algoritma MCS dan kalibrasi multichannel. (Sumber: Analog Devices)
Struktur Pohon Jam Subarray
Pohon jam dibangun di sekitar satu referensi 500 MHz yang menyediakan empat synthesizer PLL dan buffer terkunci referensi yang menghasilkan sinyal referensi sistem (SYSREFs) dan jam prosesor basisband (BBP). Arsitektur ini menawarkan tiga manfaat kunci:
Delays SYSREF individual channel memperbaiki ketidakcocokan panjang jejak antara IC.
Penyesuaian fase per-PLL menyinkronkan semua jam digitizer dan mengkompensasi gradien termal.
Delays SYSREF yang ditentukan pengguna memenuhi persyaratan setup-and-hold dari setiap digitizer.
Tap fine-delay analog buffer IC memungkinkan pulsa SYSREF mencapai semua IC dalam satu siklus jam sampling yang sama, menyediakan referensi fase tunggal yang dapat dikoreksi dalam perangkat lunak atau hardware.
Antarmuka Digital dengan Prosesor Basisband
Setiap digitizer mendirikan link JESD204B atau JESD204C dengan BBP. Parameter link—jumlah jalur (L), resolusi konverter (N’), dan konverter virtual (M)—menentukan bandwidth data. Dalam studi ini, link DAC menggunakan M = 16, N’ = 16, L = 4, sedangkan link ADC menggunakan M = 8, N’ = 16, L = 2. Dengan laju data I/Q 250 MSPS, laju jalur adalah 16,5 Gbps untuk kedua sisi ADC dan DAC, dihitung sebagai berikut:
dan untuk JESD204B:
Link beroperasi di JESD204C Subclass 1, yang menggunakan SYSREF untuk meratakan local extended multiblock counter (LEMC). LEMC berjalan pada 7,8125 MSPS (F = 8 octet per frame, K = 32 frame per multiframe). Fase deterministik di seluruh frekuensi RF arbitrar memerlukan laju LEMC tetap konstan meski suhu sistem berubah.
Metode Sinkronisasi Multichip
IC ADC/DAC terintegrasi menyediakan sirkuit MCS yang menjamin fase deterministik di semua channel transmiter dan penerima RF, bahkan saat blok DSP DUC/DDC aktif. Durante kalibrasi pabrik, sebuah tabel pencarian (LUT) diisi sehingga setiap nyalakan mencapai perataan fase yang sama, terlepas dari frekuensi RF, drift termal, atau reset sistem.
Gambar 2 menggambarkan alur kerja MCS dua langkah:
klik untuk ukuran penuh Gambar 2. Alur kerja MCS meratakan jalur data dan NCO internal di seluruh subarray. (Sumber: Analog Devices)
Algoritma dibagi menjadi:
One-shot sync – meratakan jalur data JESD dari semua digitizer dengan menyinkronkan batas SYSREF dan LEMC.
NCO master-slave sync – meratakan semua NCO internal dengan merutekan trigger berbasis GPIO melalui BBP.
Selama one-shot sync, pengguna menentukan parameter JESD dan mengonfigurasi SYSREF averaging opsional. Sistem kemudian mengeluarkan pulsa SYSREF simultan ke semua IC. Register fase SYSREF-LEMC yang dihasilkan di-poll; nilai nol mengonfirmasi perataan. Selanjutnya, master-slave sync menetapkan satu IC sebagai master; output GPIO0-nya mengarah ke input GPIO0 dari IC yang tersisa. Triggering pada rising edge LEMC mereset NCO setiap slave, mengunci mereka ke fase master.
klik untuk ukuran penuh Gambar 3. Sinyal SYSREF memungkinkan one-shot sync; sinyal GPIO memungkinkan NCO master-slave sync, mencapai fase deterministik. (Sumber: Analog Devices)
Setelah kedua langkah, DDC penerima dan DUC transmiter menunjukkan offset fase yang dapat diulang di seluruh 100 siklus nyalakan, bahkan di bawah gradien termal statis. Gambar 4 menunjukkan offset fase yang terkalibrasi berkelompok erat untuk setiap channel, mengonfirmasi perilaku deterministik untuk semua delapan DDC dan delapan DUC.
klik untuk ukuran penuh Gambar 4. DDC fine penerima (kiri) dan DUC fine transmit (kanan) tetap selaras setelah siklus nyalakan berulang. (Sumber: Analog Devices)
Saat algoritma MCS dijalankan saat boot-up, fase deterministik dirintis selama synthesizer PLL mempertahankan hubungan fase mereka dengan sinyal SYSREF. Untuk mengatasi perubahan fase PLL yang diinduksi oleh drift termal, platform mengintegrasikan penyesuaian fase synthesizer PLL yang mempertahankan perataan.
Dalam instalmen selanjutnya, kita akan menjelajahi penyesuaian fase PLL secara rinci, memeriksa skalabilitas ke beberapa subarray, dan menyajikan algoritma kalibrasi sistem-level yang membangun pada fondasi deterministik ini.
Referensi
1. Del Jones, “JESD204C Primer: What’s New and in It for You—Part 1.” Analog Dialogue, vol. 53, no. 2, Juni 2019.
2. Del Jones, “JESD204C Primer: What’s New and in It for You—Part 2.” Analog Dialogue, vol. 53, no. 3, Juli 2019.
