Memastikan Determinisme Fase saat Nyalakan dengan Synthesizer PLL dan Kalibrasi Tingkat Sistem

Dalam bagian pertama dari seri ini kami memeriksa cara menjamin fase yang diketahui dan deterministik untuk setiap channel dalam subsistem RF kompleks yang mengintegrasikan banyak blok DSP, DAC wide-band, dan ADC. Instalmen kedua ini berfokus pada penyesuaian fase synthesizer PLL, skalabilitas ke array yang lebih besar, dan algoritma kalibrasi tingkat sistem yang kompak yang bekerja tanpa peralatan eksternal.

Penyesuaian Fase Synthesizer PLL

Kami memilih IC PLL yang menyediakan penyesuaian fase yang halus per-digitizer. Drift termal dalam hubungan fase PLL dengan SYSREF dikompensasi oleh loop feedback yang memaksa channel transmit pertama dari setiap digitizer untuk terkunci ke channel pertama dari IC referensi. Channel transmit pertama memancarkan sinyal unik (Gambar 1) yang, bersama dengan tiga channel lainnya, dirout ke receiver umum (Rx0). Penerimaan simultan semua channel memungkinkan cross-correlation untuk mengekstrak offset fase kompleks, Φ_TxOffset.

Setiap PLL mengandung oscillator dikendalikan tegangan (VCO) yang beroperasi pada f_{VCO_PLL}. Offset yang diukur berkaitan dengan penyesuaian PLL yang diperlukan, Φ_{PLL_Adj}, dan frekuensi pembawa f_carrier dengan ekspresi yang ditunjukkan dalam Equation 1.

Gambar 1. Penyesuaian fase synthesizer PLL meratakan channel transmit pertama dari setiap IC digitizer.

Penerapan Φ_{PLL_Adj} menetapkan baseline transmit yang sama di seluruh IC digitizer untuk setiap siklus nyalakan (Gambar 2). Lingkaran terbuka menunjukkan siklus pertama; titik padat menunjukkan siklus berikutnya, menunjukkan bahwa offset fase transmit yang telah dikalibrasi untuk channelizer pertama dan kedua tetap selaras meski gradien termal bervariasi.

Gambar 2. Menyesuaikan fase PLL meratakan channel transmit pertama dari semua IC digitizer.

Gambar 3 menunjukkan bahwa variasi temperatur di seluruh platform—yang diinduksi oleh aliran udara kipas yang berbeda—dikompenzasi secara efektif. Pengelompokan rapat titik warna yang sama di plot atas mengonfirmasi offset fase penerima dan transmit deterministik setelah penyesuaian PLL, terlepas dari gradien termal. Nilai register yang di-poll di kanan bawah mengonfirmasi bahwa hubungan fase SYSREF–LEMC di-neutralisasi.

Gambar 3. MCS gabungan dengan penyesuaian fase PLL menghasilkan determinisme fase saat nyalakan di semua channel, bahkan di bawah stres termal.

Banyak frekuensi RF diuji untuk mengonfirmasi keandalan pendekatan MCS dan PLL. Gambar 4 mencantumkan frekuensi yang digunakan, dipilih untuk mencakup kelipatan integer dan non-integer dari jam referensi dan LEMC.

Gambar 4. Frekuensi RF yang menunjukkan performa MCS di seluruh sumber jam yang beragam.

Skalabilitas ke Beberapa Subarray

Sementara data yang disajikan berfokus pada performa tingkat subarray, prinsip yang sama diperluas ke array penuh. Pohon jam tingkat array mendistribusikan permintaan SYSREF dan jam pemrosesan basisband (BBP) ke setiap subarray dalam satu siklus jam sampling. Setiap subarray kemudian menghasilkan SYSREF dan jam BBP yang diperlukan untuk digitizer-nya, memastikan sinkronisasi global di seluruh sistem.

Algoritma Kalibrasi Tingkat Sistem

Meskipun MCS menyediakan fase deterministik per channel, variasi panjang jejak di front-end RF masih dapat memperkenalkan inter-channel offsets. Untuk menyelesaikan ini, kami mengimplementasikan rutinitas kalibrasi yang terkandir sendiri yang menggunakan waveform basisband yang di-inject ke setiap channelizer.

Waveform terdiri dari satu pulsa per periode per channelizer transmit (Gambar 5). Pulsa di-stagger sehingga hanya satu pulsa yang dipancarkan pada satu waktu, dan sinyal gabungan di-routing kembali ke semua channel penerima. Capture simultan menghasilkan matriks sampel 4096 × 16, satu untuk setiap dari 16 channel penerima.

Gambar 5. Kalibrasi tingkat sistem meratakan semua channel penerima dan transmit menggunakan MCS dan urutan pulsa basisband.

Analisis vertikal mengidentifikasi pulsa dari Tx0 di kolom Rx0; pulsa berikutnya ditemukan sesuai. Fase kompleks dari rising edge setiap pulsa dihitung dan disimpan dalam vektor 1 × 16. Dengan Tx0 sebagai referensi, semua fase NCO transmit disesuaikan agar cocok.

Analisis horizontal di seluruh matriks menentukan fase channel penerima relatif terhadap Rx0. Vektor 1 × 16 yang dihasilkan digunakan untuk memperbarui NCO penerima, mencapai perataan fase di seluruh subarray (Gambar 6). Meskipun perataan amplitudo tidak bawaan, filter FIR on-chip dapat mengoreksi ketidakcocokan amplitudo tanpa memboroskan sumber daya FPGA.

Gambar 6. Perataan fase I/Q penerima 16-channel dicapai melalui MCS dan kalibrasi tingkat sistem.

Diimplementasikan dalam MATLAB® rutinitas ini selesai dalam sekitar tiga detik. Implementasi HDL akan mengurangi waktu lebih lanjut sambil tetap terkandir sendiri. Jika frekuensi dan amplitudo sistem diketahui saat boot-up, offset fase dapat dimuat dari tabel pencarian yang dibuat selama kalibrasi pabrik, menghilangkan kebutuhan untuk pengulangan pengukuran.

Kesimpulan

Artikel ini menunjukkan alur kerja MCS lengkap menggunakan empat IC AD9081 MxFET® Analog Devices, kompensasi termal dengan PLL ADF4371, dan IC jam HMC7043 untuk distribusi JESD204C. MCS menyederhanakan kalibrasi waktu boot dan memberikan fase deterministik di seluruh banyak frekuensi dan kondisi termat. Algoritma kalibrasi yang menyertaini mengisi tabel pencarian, secara dramatis mengurangi waktu start-up sistem. Solusi ini—dikenal sebagai platform Quad-MxFE—ideal untuk radar fased-array, perangkat elektronik perang, instrumentasi, dan base-station 5G.

Gambar 7. Platform Quad-MxFE tersedia untuk dibeli dari Analog Devices.

Referensi

• Del Jones. “JESD204C Primer: What’s New and In It for You—Part 1.” Analog Dialogue, Vol. 53, No. 2, Juni 2019.
• Del Jones. “JESD204C Primer: What’s New and In It for You—Part 2.” Analog Dialogue, Vol. 53, No. 3, Juli 2019.