Penentuan fase penyalaan:synthesizer PLL dan kalibrasi tingkat sistem

Pada bagian pertama dari seri artikel ini, kami mengeksplorasi bagaimana mencapai fase (deterministik) yang diketahui untuk semua saluran dalam chip yang terintegrasi dengan beberapa blok pemrosesan sinyal digital (DSP), konverter digital-ke-analog pita lebar (DAC), dan analog pita lebar -to-digital converter (ADC). Kami mulai dengan diagram blok sistem tingkat tinggi yang menggunakan struktur pohon jam subarray dan menjelaskan metode sinkronisasi multichip. Di bagian kedua ini, kita akan mempelajari penyesuaian fase synthesizer PLL, skalabilitas ke beberapa subarray, dan algoritme kalibrasi tingkat sistem.

Penyesuaian Fase Synthesizer PLL

IC synthesizer PLL yang dipilih telah dipilih untuk memungkinkan penyesuaian fase jam sampel relatif yang disuntikkan ke setiap IC digitizer. Penyimpangan termal, dan penyimpangan fase PLL yang dihasilkan antara jam sampel dan SYSREF setiap IC, dikompensasikan dengan menciptakan mekanisme umpan balik yang memastikan bahwa saluran transmisi pertama dari setiap IC digitizer sejajar dengan saluran transmisi pertama IC digitizer pertama. Untuk mencapai loop umpan balik ini, saluran transmisi pertama dari setiap IC mengeluarkan sinyal yang membedakan dirinya dari saluran transmisi lainnya, seperti yang ditunjukkan pada Gambar 1. Keempat sinyal ini digabungkan dan dikirim ke penerima umum, yang untuk sistem ini diberi label Rx0 .

klik untuk gambar ukuran penuh

Gambar 1. Fitur penyesuaian fase synthesizer PLL memungkinkan saluran transmisi pertama dari setiap IC digitizer disejajarkan di seluruh subarray. (Sumber:Perangkat Analog)

Data penerimaan simultan diperoleh untuk semua saluran penerima, yang kemudian memungkinkan pengguna untuk menerapkan teknik korelasi silang dan menentukan offset fase kompleks antara keempat saluran transmisi ini, Φ_TxOffset . IC synthesizer PLL berisi di dalamnya osilator terkontrol tegangan (VCO) yang beroperasi pada frekuensi ƒ _{VCO_PLL} .

Offset fase terukur _TxOffset kemudian terkait dengan penyesuaian fase PLL yang diperlukan Φ_{PLL_Adj} dan frekuensi RF ƒ _operator sehingga:

Menggunakan rumus ini, fase synthesizer PLL dapat disesuaikan dengan jumlah baru yang diketahui untuk menetapkan garis dasar transmisi umum antara semua IC digitizer untuk semua siklus daya, seperti yang ditunjukkan pada Gambar 2. Lingkaran terbuka untuk setiap saluran yang ditunjukkan pada Gambar 2 sesuai dengan siklus daya pertama, sedangkan semua titik padat lainnya sesuai dengan siklus daya berikutnya. Seperti dapat dilihat dari gambar ini, offset fase transmisi yang dikalibrasi untuk channelizer pertama (dan kedua) dari semua IC digitizer adalah fase selaras. Channelizer kedua dari setiap IC digitizer juga disejajarkan dalam contoh ini, karena dua channelizer digunakan untuk setiap DAC dalam sistem.

Menambahkan langkah penyesuaian fase synthesizer PLL ini sebelum rutinitas MCS yang dibahas di bagian sebelumnya sehingga menciptakan fase deterministik di semua gradien termal yang diinduksi dalam sistem dengan memaksa sistem ke hubungan fase clock-SYSREF sampel yang sama, yang dimanifestasikan sebagai transmisi garis dasar penyelarasan di semua IC digitizer.

klik untuk gambar ukuran penuh

Gambar 2. Dengan mengatur fase PLL, pengguna dapat menyelaraskan saluran transmisi pertama dari semua IC digitizer. (Sumber:Perangkat Analog)

Gambar 3 menunjukkan bahwa gradien termal yang diinduksi dapat dideteksi melalui unit pengukuran suhu (TMU) pada setiap chip synthesizer PLL. Seperti dapat dilihat dari jejak biru di kiri bawah Gambar 3, suhu yang sangat bervariasi di seluruh platform telah sengaja diinduksi dengan menerapkan aliran udara kipas yang berbeda ke sistem. Menggunakan penyesuaian fase PLL untuk setiap IC, bagaimanapun, menunjukkan bahwa terlepas dari aliran udara yang diterapkan ke papan, offset fase NCO yang dikalibrasi untuk setiap saluran penerima dan transmisi adalah deterministik ketika memaksa saluran transmisi pertama dari setiap IC digitizer untuk disejajarkan dengan masing-masing. lainnya. Hal ini terungkap dengan mengamati gugusan titik dengan warna yang sama pada dua plot teratas pada Gambar 3 meskipun gradien termal berbeda diterapkan pada papan selama siklus daya yang berbeda. 

klik untuk gambar ukuran penuh

Gambar 3. Fitur MCS yang digunakan bersama dengan fitur penyesuaian fase PLL menunjukkan determinisme fase peningkatan daya untuk semua saluran penerima dan transmisi, terlepas dari gradien termal yang diinduksi pada platform. (Sumber:Perangkat Analog)

Ditunjukkan di kanan bawah Gambar 3 adalah register IC digitizer yang disurvei, yang menunjukkan hubungan fase SYSREF-LEMC yang diukur setelah menerapkan offset fase synthesizer PLL. Perhatikan dari jejak oranye di plot kiri bawah bahwa penyesuaian fase synthesizer PLL sepenuhnya mengkompensasi fase SYSREF bukan nol terukur yang dihasilkan dari gradien termal induksi yang berbeda.

Banyak frekuensi telah diukur, yang semuanya menunjukkan fase terima dan transmisi deterministik. Frekuensi spesifik yang dipilih untuk artikel ini ditunjukkan pada Gambar 4, dan dipilih sedemikian rupa sehingga MCS ditunjukkan melalui banyak gradien termal terinduksi saat menggunakan kelipatan noninteger dari jam referensi atau LEMC.

Gambar 4. Frekuensi RF yang digunakan dalam artikel ini dipilih untuk mendemonstrasikan fungsi MCS pada berbagai sumber jam, termasuk kelipatan noninteger dari jam referensi dan LEMC. (Sumber:Perangkat Analog)

Skalabilitas ke Beberapa Subarray

Data yang ditampilkan dalam artikel ini terutama difokuskan pada kinerja MCS di tingkat subarray, tetapi ada juga kebutuhan untuk memastikan bahwa fitur sinkronisasi ini dapat direalisasikan pada tingkat array yang lebih besar dan di beberapa subarray. Untuk mencapai tingkat sinkronisasi yang lebih tinggi ini, pohon jam tingkat array diperlukan untuk memastikan bahwa permintaan SYSREF ke setiap subarray yang ditunjukkan pada Gambar 1 di Bagian 1 secara sinkron tiba di setiap IC buffer jam subarray. Kemudian, dengan kriteria ini, setiap subarray dapat mengeluarkan SYSREF dan jam BBP yang diperlukan seperti yang dijelaskan sebelumnya sehingga sinyal-sinyal ini tiba di IC digitizer subarray dan BBP dalam siklus jam sampel yang sama di seluruh array yang lebih besar. Pohon jam tingkat-array ini mensyaratkan bahwa distribusi jam ke setiap subarray memiliki blok penyesuaian penundaan yang diperlukan untuk mencapai distribusi permintaan SYSREF yang sinkron ke masing-masing IC chip jam subarray hilir. Dengan cara ini, beberapa BBP yang terhubung ke beberapa subarray pada akhirnya akan disinkronkan.

Algoritma Kalibrasi Tingkat Sistem

Sementara algoritme MCS yang ditunjukkan di bagian sebelumnya memang menyediakan fase deterministik peningkatan daya untuk setiap saluran penerima dan transmisi, fase ini tidak selalu sejajar fase di semua saluran dalam domain RF karena perbedaan panjang jejak ujung depan RF di seluruh saluran . Oleh karena itu, meskipun algoritme MCS memang menyederhanakan proses kalibrasi larik, masih ada kebutuhan untuk menjalani rutinitas kalibrasi tingkat sistem untuk menyelaraskan fase setiap saluran RF dalam sistem.

Oleh karena itu, perlu untuk mengembangkan algoritme kalibrasi tingkat sistem yang efisien selain menjalankan algoritme MCS. Metode kalibrasi tingkat sistem untuk artikel ini menggunakan bentuk gelombang pita dasar tertentu dan sepenuhnya mandiri tanpa memerlukan peralatan eksternal apa pun. Sistem yang dijelaskan dalam artikel ini mampu menyuntikkan bentuk gelombang pita dasar terpisah ke setiap saluran di platform. Memanfaatkan kemampuan ini, bentuk gelombang pita dasar yang terdiri dari pulsa satu periode untuk setiap saluran transmisi disuntikkan ke dalam subarray, seperti yang ditunjukkan di kiri bawah Gambar 5. Oleh karena itu, setiap saluran transmisi hanya mengeluarkan satu pulsa. Namun, bentuk gelombang terhuyung-huyung di semua saluran transmisi sedemikian rupa sehingga hanya satu pulsa satu periode yang dikeluarkan pada satu waktu di seluruh sistem. Output dari semua saluran transmisi digabungkan dalam domain RF dan kemudian dipecah dan dikirim kembali ke semua saluran penerima, seperti yang ditunjukkan di bagian atas Gambar 5. Terakhir, pengambilan data penerimaan simultan dilakukan untuk semua saluran penerima dan data disimpan ke matriks 4096×16, di mana 4096 adalah ukuran sampel yang dikumpulkan untuk semua 16 saluran penerima.

klik untuk gambar ukuran penuh

Gambar 5. Algoritme kalibrasi tingkat sistem digunakan bersama dengan MCS untuk mencapai keselarasan semua saluran penerima dan transmisi dalam sistem dengan cepat. (Sumber:Perangkat Analog)

Data ini kemudian dianalisis secara vertikal di sepanjang kolom pertama (sesuai dengan Rx0) untuk menemukan pulsa channelizer Tx0, seperti yang ditunjukkan pada subplot atas di kanan bawah Gambar 5. Setelah pulsa Tx0 diidentifikasi, semua lokasi pulsa lainnya diketahui dan fase kompleks dari setiap tepi naik pulsa dihitung dan disimpan ke vektor 1x16 yang sesuai dengan offset fase terukur yang ada di semua saluran transmisi di seluruh sistem. Dengan pengetahuan ini, dan menggunakan Tx0 sebagai referensi dasar, fase kompleks dari semua saluran transmisi kemudian dimodifikasi berdasarkan offset yang diukur.

Demikian pula, karena sinyal gabungan yang sama sedang dikirim ke semua saluran penerima, data kemudian dianalisis secara horizontal di sepanjang matriks (melihat ke semua saluran penerima). Fase kompleks dari semua saluran penerima kemudian diukur sehubungan dengan Rx0 dan disimpan ke vektor 1x16 yang sesuai dengan offset fase penerima yang diukur yang ada dalam sistem. Fase kompleks NCO penerima kemudian disesuaikan di seluruh subarray untuk menyelaraskan fase semua saluran sehubungan dengan Rx0, seperti yang ditunjukkan oleh kode ADC fase dalam (I) dan fase kuadratur (Q) untuk semua 16 saluran penerima pada Gambar 6. Mungkin diperhatikan bahwa, sementara plot pada Gambar 6 fase menyelaraskan semua saluran, tidak selalu amplitudo menyelaraskan semua saluran. Namun, dengan menggunakan filter respons impuls terbatas (FIR) on-chip yang sekarang ada pada IC digitizer ini, seseorang dapat secara alternatif mencapai penyelarasan amplitudo dan fase di seluruh saluran tanpa perlu mengalokasikan sumber daya FPGA yang haus daya untuk mencapai hasil yang sama.

klik untuk gambar ukuran penuh

Gambar 6. Penyelarasan fase penerima 16-saluran I&Q dicapai dengan bantuan MCS dan algoritme kalibrasi tingkat sistem mandiri. (Sumber:Perangkat Analog)

Algoritme kalibrasi tingkat sistem ini saat ini dicapai di MATLAB ^® dan membutuhkan waktu sekitar tiga detik untuk menyelesaikannya. Namun, jika diimplementasikan dalam bahasa deskripsi perangkat keras (HDL), waktu kalibrasi ini dapat dikurangi lebih lanjut sambil mempertahankan algoritme mandiri sepenuhnya. Selain itu, dengan mengandalkan algoritme MCS, jika frekuensi dan amplitudo sistem diketahui saat boot-up, pengguna dapat memuat nilai offset fase dari tabel pencarian alih-alih harus menjalani pengukuran yang dijelaskan dalam metode kalibrasi tingkat sistem ini. Dalam hal ini, metode kalibrasi tingkat sistem dapat digunakan untuk mengisi offset fase yang disimpan ke tabel pencarian selama kalibrasi pabrik.

Kesimpulan

Proses MCS yang berhasil telah ditunjukkan dengan menggunakan empat IC AD9081 MxFETM Perangkat Analog sebagai tulang punggung subarray. Gradien termal di seluruh platform dikompensasikan dengan bantuan blok penyesuaian fase dalam empat synthesizer ADF4371 PLL. IC jam HMC7043 digunakan untuk mendistribusikan jam SYSREF dan BBP yang diperlukan untuk antarmuka JESD204C. Algoritme MCS dalam AD9081 memungkinkan kalibrasi tingkat sistem yang disederhanakan dan menyediakan fase deterministik peningkatan daya untuk beberapa frekuensi dan gradien termal yang ada dalam sistem. Algoritme kalibrasi tingkat sistem yang efisien juga disajikan yang digunakan untuk mengisi LUT selama kalibrasi pabrik, dan karenanya secara dramatis mengurangi waktu boot sistem. Platform ini ditunjukkan pada Gambar 7 dan disebut Quad-MxFE. Sistem ini tersedia untuk dibeli dari Perangkat Analog. Pekerjaan ini berkaitan dengan sistem multisaluran apa pun yang ada di radar array bertahap, peperangan elektronik, instrumentasi, atau platform 5G.

Gambar 7. Platform Quad-MxFE tersedia untuk dibeli dari Perangkat Analog. (Sumber:Perangkat Analog)

Referensi

1 Del Jones. “JESD204C Primer:Apa yang Baru dan Ada di dalamnya untuk Anda—Bagian 1.” Dialog Analog , Jil. 53, No. 2, Juni 2019.

2 Del Jones. “JESD204C Primer:Apa yang Baru dan di dalamnya untuk Anda—Bagian 2.” Dialog Analog , Jil. 53, No. 3, Juli 2019.