Sinkronisasi dan distribusi reset asinkron – ASIC dan FPGA
Kurangnya koordinasi antara reset asinkron dan jam logika sinkron menyebabkan kegagalan intermiten pada penyalaan. Dalam rangkaian artikel ini, kami membahas persyaratan dan tantangan reset asinkron dan mengeksplorasi solusi lanjutan untuk desain ASIC vs FPGA.
Reset asinkron secara tradisional digunakan dalam desain VLSI untuk membawa sirkuit sinkron ke status yang diketahui setelah dinyalakan. Operasi pelepasan reset asinkron harus dikoordinasikan dengan sinyal jam logika sinkron untuk menghilangkan kegagalan sinkronisasi karena kemungkinan pertentangan antara reset dan jam. Kurangnya koordinasi tersebut menyebabkan kegagalan intermiten pada power up. Masalahnya semakin parah ketika desain domain multi-jam yang besar dipertimbangkan. Selain masalah sinkronisasi, distribusi reset asinkron ke jutaan flip-flop merupakan tantangan, membutuhkan teknik yang mirip dengan CTS (Clock Tree Synthesis) dan membutuhkan area dan sumber daya perutean yang serupa.
Persyaratan dan tantangan reset asinkron ditinjau, dengan fokus pada masalah sinkronisasi dan distribusi. Kelemahan dari solusi klasik untuk sinkronisasi ulang (reset sinkronisasi sumber pohon) dan distribusi (reset sintesis pohon) dibahas. Solusi canggih untuk konvergensi waktu yang lebih cepat dan sederhana serta sinkronisasi dan distribusi reset yang lebih andal disajikan. Pendekatan berbeda untuk desain ASIC versus FPGA dirinci.
Bagian 1 menjelaskan masalah seputar penyetelan ulang asinkron dan menguraikan pendekatan untuk menyelesaikan masalah tersebut. Bagian 2 (artikel ini) membahas solusi tambahan untuk reset asinkron yang benar di ASIC dan FPGA. Beberapa kasus khusus yang berguna dibahas di Bagian 3.
2. Teknik konvergensi pengaturan ulang waktu asinkron
Salah satu masalah utama yang dibahas di Bagian 1 adalah kompleksitas rilis reset untuk desain besar (dengan jaringan distribusi reset latency tinggi), terutama ketika siklus clock pendek digunakan. Konvergensi waktu berdasarkan optimasi STA standar mengarah ke desain yang mahal dan dalam beberapa kasus bahkan tidak mungkin. Di sini kita membahas dua teknik yang mengurangi masalah waktu ini. Kedua teknik ini berlaku untuk ASIC dan untuk desain FPGA.
2.1. Pipelining reset asinkron
Salah satu cara untuk menangani masalah waktu rilis reset asinkron adalah dengan menukar latensi rilis reset untuk waktu yang lebih santai. Ini dapat dicapai dengan mem-pipelining pohon reset dengan cara berikut. Setelah setiap sinkronisasi, tahap flip-flop set-asinkron tambahan P1 disertakan pada jalur reset (Gambar 6a). Baik input SET dan D dari flip-flop terhubung ke RSTO reset tinggi aktif yang berasal dari sinkronisasi reset. Pada rilis RSTO, kondisi penyiapan dan penahanan dipenuhi untuk input P1 D dan SET karena dibatasi sebagai jalur sinkron biasa.
klik untuk gambar lebih besar Gambar 6:Reset asinkron dengan pipelining (Sumber:Sirkuit vSync)
Operasi fungsional dari skema baru ini mirip dengan yang biasa dijelaskan di Bagian 1 (Gambar 3d), kecuali untuk latensi siklus tunggal tambahan pada rilis reset. Latensi reset yang lebih tinggi yang ditimbulkan oleh teknik ini biasanya dapat diterima untuk sebagian besar aplikasi, karena hanya terjadi sekali per penyalaan.
Bagian pelengkap dari teknik ini mencakup batasan desain. Sementara flip-flop sinkronisasi harus dibatasi terhadap duplikasi untuk mencegah masalah jalur konvergensi ulang seperti yang dijelaskan dalam Bagian 1, tahap pipa P1 tunduk pada pembatasan MAX_FANOUT. Contoh batasan fanout maksimal ditunjukkan pada Gambar 6b. Flip-flop P1 secara otomatis digandakan oleh alat sintesis, membuat empat sub-jaringan untuk distribusi reset. Setiap sub-jaringan memiliki latensi lebih rendah daripada jaringan asli, memenuhi persyaratan waktu untuk rilis reset. Selain itu, output penyetel ulang sinkronisasi dengan mudah memenuhi fanout delapan.
Teknik perpipaan reset asinkron ini dapat diskalakan untuk ukuran desain apa pun dan tidak memerlukan perubahan saat desain berubah, karena alat sintesis menduplikasi secara otomatis tahap P1, menjaga subnet reset latensi sedang dibatasi. Fanout tahap P1 yang digandakan untuk keluaran sinkronisasi biasanya kecil dan tidak menyebabkan pelanggaran waktu. Namun, ketika satu tahap pipeline tidak mengarah pada konvergensi waktu, tahapan pipeline tambahan P2 – PN dapat dimasukkan dan dibatasi dengan batasan MAX_FANOUT yang berbeda.
Contoh teknik ini diterapkan pada desain nyata ditunjukkan pada Gambar 7. Register tahap P1, bernama PORT6, secara otomatis diduplikasi sekitar 40 kali oleh alat sintesis [6] untuk memenuhi batasan MAX_FANOUT. Masing-masing dari 40 subnet memenuhi waktu untuk fanout lokalnya.
klik untuk gambar lebih besar Gambar 7:Contoh pipelining reset asinkron (Sumber:Sirkuit vSync)
