Sinkronisasi dan distribusi reset asinkron – tantangan dan solusi
Kurangnya koordinasi antara reset asinkron dan jam logika sinkron menyebabkan kegagalan intermiten pada penyalaan. Dalam rangkaian artikel ini, kami membahas persyaratan dan tantangan reset asinkron dan mengeksplorasi solusi lanjutan untuk desain ASIC vs FPGA.
Reset asinkron secara tradisional digunakan dalam desain VLSI untuk membawa sirkuit sinkron ke status yang diketahui setelah dinyalakan. Operasi pelepasan reset asinkron harus dikoordinasikan dengan sinyal jam logika sinkron untuk menghilangkan kegagalan sinkronisasi karena kemungkinan pertentangan antara reset dan jam. Kurangnya koordinasi tersebut menyebabkan kegagalan intermiten pada power up. Masalahnya semakin parah ketika desain domain multi-jam yang besar dipertimbangkan. Selain masalah sinkronisasi, distribusi reset asinkron ke jutaan flip-flop merupakan tantangan, membutuhkan teknik yang mirip dengan CTS (Clock Tree Synthesis) dan membutuhkan area dan sumber daya perutean yang serupa.
Persyaratan dan tantangan reset asinkron ditinjau, dengan fokus pada masalah sinkronisasi dan distribusi. Kelemahan dari solusi klasik untuk sinkronisasi ulang (reset sinkronisasi sumber pohon) dan distribusi (reset sintesis pohon) dibahas. Solusi canggih untuk konvergensi waktu yang lebih cepat dan sederhana serta sinkronisasi dan distribusi reset yang lebih andal disajikan. Pendekatan berbeda untuk desain ASIC versus FPGA dirinci.
Bagian 1 (artikel ini) menjelaskan masalah seputar reset asinkron dan menguraikan pendekatan untuk menyelesaikan masalah tersebut. Bagian 2 membahas solusi tambahan untuk reset asinkron yang benar di ASIC dan FPGA. Beberapa kasus khusus yang berguna dibahas di Bagian 3.
1. Tantangan reset asinkron
Fungsi reset biasanya disertakan dalam desain VLSI digital untuk membawa logika ke keadaan yang diketahui. Reset sebagian besar diperlukan untuk logika kontrol dan dapat dihilangkan dari logika jalur data, mengurangi area logika. Reset dapat berupa sinkron atau asinkron relatif terhadap sinyal clock.
Reset sinkron memerlukan jam aktif, menimbulkan latensi terkait siklus jam tertentu dan dapat memengaruhi waktu jalur data. Di sisi lain, penyetelan ulang sinkron bersifat deterministik dan tidak menimbulkan metastabilitas.
Reset asinkron tidak memerlukan jam aktif untuk membawa flip-flop ke keadaan yang diketahui, memiliki latensi yang lebih rendah daripada reset sinkron dan dapat mengeksploitasi pin input flip-flop khusus yang tidak mempengaruhi waktu jalur data. Namun, penyetelan ulang asinkron memiliki sejumlah kelemahan:
Mereka dapat menyebabkan metastabilitas dalam sandal jepit, yang mengarah ke perilaku non-deterministik.
Reset asinkron harus dapat diakses langsung untuk mengaktifkan DFT.
Reset asinkron dapat menimbulkan masalah keandalan dalam aplikasi rad-hard, karena rentan terhadap fenomena Single Event Transient (SET) [1].
Mengesampingkan diskusi tentang jenis reset mana yang lebih baik [2], dalam artikel ini kami fokus pada masalah dan solusi yang terkait dengan reset asinkron. Beberapa teknik yang disajikan dalam makalah ini berlaku untuk reset asinkron dan sinkron.
Reset asinkron banyak digunakan dalam desain digital. Driver khas dari reset asinkron adalah port eksternal, tergantung pada status catu daya (sirkuit RC, perangkat pengawas), tombol reset manual, dan master eksternal, seperti mikroprosesor.
Dalam banyak kasus, reset asinkron dapat diganti dengan yang sinkron, tetapi ada beberapa situasi di mana fungsi reset asinkron adalah wajib. Salah satu contohnya adalah desain sinkron yang tidak mendapatkan jam aktif saat dinyalakan (jam tidak stabil atau terjaga keamanannya untuk pengurangan daya), tetapi memerlukan keadaan tertentu yang diketahui untuk antarmuka eksternalnya. Contoh lain adalah desain daya rendah yang diperlukan untuk meminimalkan daya selama proses penyalaan, karena tidak memiliki jam aktif.
Penggunaan reset asinkron tidak mudah. Meskipun waktu relatif antara jam dan reset dapat diabaikan selama pernyataan reset, rilis reset harus disinkronkan dengan jam. Menghindari sinkronisasi tepi pelepas reset dapat menyebabkan metastabilitas. Mengacu pada Gambar 1, reset asinkron tinggi aktif ditampilkan. Pernyataan reset (a) mempengaruhi keluaran flip-flop Q dalam waktu yang dibatasi secara deterministik (penundaan propagasi, TR-pd ) dan terlepas dari sinyal clock CLK. Selama rilis reset (b), kondisi pengaturan dan penahanan waktu harus dipenuhi untuk port RST relatif terhadap port clock CLK. Pelanggaran terhadap kondisi pengaturan dan penahanan untuk port RST (alias waktu pemulihan dan pelepasan reset) dapat menyebabkan flip-flop menjadi metastabil, menyebabkan kegagalan desain karena beralih ke keadaan yang tidak diketahui. Perhatikan bahwa situasi ini mirip dengan pelanggaran kondisi pengaturan dan penahanan untuk port data flip-flop, D.
klik untuk gambar lebih besar Gambar 1:Pernyataan dan pelepasan reset asinkron tinggi aktif. (a) Pernyataan reset asinkron (b) Rilis reset asinkron dengan pelanggaran waktu. (Sumber:Sirkuit vSync)
