Menyinkronkan Reset Asinkron dalam ASIC dan FPGA: Tantangan, Praktik Terbaik, dan Solusi Lanjutan
Dalam desain VLSI modern, mekanisme reset yang andal sangat penting untuk mendirikan kondisi start-up yang diketahui. Artikel ini memeriksa tantangan koordinasi antara reset asinkron dan clock sinkron, dan menyajikan strategi yang terbukti untuk lingkungan ASIC dan FPGA.
Reset asinkron banyak digunakan untuk membawa logika sinkron ke kondisi yang ditentukan segera setelah power-on, tanpa menunggu tepi clock. Namun, rilisnya harus diatur dengan hati-hati dengan clock sistem untuk menghindari metastabilitas dan kegagalan intermiten—masalah yang menjadi akut dalam desain multi-domain clock yang besar.
Kami meninjau persyaratan inti untuk reset asinkron, mengkritik metode sinkronisasi dan distribusi tradisional, dan memperkenalkan teknik lanjutan yang menawarkan konvergensi yang lebih cepat, lebih sederhana, dan lebih andal. Bagian terpisah detail praktik terbaik khusus ASIC dan FPGA, bersama dengan kasus khusus ilustratif.
Bagian 1 (artikel ini) merinci masalah utama; Bagian 2 memperluas solusi ASIC dan FPGA, dan Bagian 3 menyajikan wawasan kasus penggunaan tambahan.
1. Tantangan Reset Asinkron
Sistem VLSI digital biasanya mencakup reset untuk memastikan perilaku yang dapat diprediksi. Reset dapat diimplementasikan sinkron—membutuhkan clock aktif—atau asinkron—tidak membutuhkannya. Reset sinkron memperkenalkan latensi deterministik dan menghindari metastabilitas, tetapi dapat mempengaruhi timing jalur data. Reset asinkron menawarkan latensi lebih rendah dan dapat menggunakan input flip-flop khusus, namun itu memiliki beberapa kekurangan:
Potensi metastabilitas dalam flip-flop selama rilis reset.
Kebutuhan akan aksesibilitas langsung untuk mendukung DFT.
Rentan terhadap Single-Event Transients dalam aplikasi rad-hard.[1]
Sementara perdebatan tentang reset sinkron versus asinkron terus berlanjut,[2] diskusi ini berfokus pada menyelesaikan masalah reset asinkron. Banyak dari teknik yang dijelaskan berlaku untuk kedua tipe reset.
Driver reset asinkron yang umum mencakup port eksternal, jaringan RC suplai daya, timer watchdog, tombol reset manual, dan master eksternal seperti mikroprosesor. Dalam beberapa skenario—misalnya, desain tanpa clock aktif saat power-up atau urutan power-on rendah daya—reset asinkron adalah wajib.
Meskipun assert reset dapat mengabaikan timing clock, rilis harus disinkronkan dengan clock untuk memenuhi persyaratan setup dan hold. Pelanggaran dapat menyebabkan metastabilitas dan kegagalan desain. Gambar 1 menggambarkan reset asinkron active-high: (a) assert menghapus output Q flip-flop terlepas dari CLK; (b) timing rilis yang tidak tepat dapat memicu metastabilitas serupa dengan pelanggaran jalur data.
klik untuk gambar lebih besar Gambar 1: Assert dan rilis reset asinkron active-high. (a) Assert reset (b) Rilis dengan pelanggaran timing. (Sumber: vSync Circuits)
