Regulator Tegangan Transien dengan Peningkatan Stabilitas dan Penolakan Catu Daya

Pengantar

Dalam desain sistem pada chip (SoC) skala nanometer modern, sub-blok yang berbeda biasanya memerlukan rel suplai yang berbeda untuk mencapai beberapa fungsi tertentu. Selain itu, seluruh sistem SoC mungkin perlu beroperasi di bawah rentang tegangan input yang lebar dan tetap memberikan kinerja tinggi yang tidak terpengaruh oleh perubahan kondisi suplai [1]. Dengan demikian, regulator tegangan rentang tegangan input lebar (VR) yang diimplementasikan dalam teknologi skala nanometer dapat menjadi salah satu kandidat yang paling cocok untuk aplikasi semacam ini. Dibandingkan dengan mitra switching-nya, seperti regulator switching dan pompa pengisian daya, VR linier memiliki keunggulan presisi tinggi, kebisingan keluaran rendah, dan ukuran yang ringkas. Sebagian besar VR linier menjalankan fungsi pengaturan tegangannya dengan suplai tegangan tunggal, tetapi hanya sedikit yang dapat mencapai kombinasi rentang catu daya yang lebar, kebisingan rendah, transien cepat, kemampuan beban tinggi, dan fitur perlindungan ekstra [2,3,4] .

Untuk mewujudkan jangkauan catu daya yang luas, pemanfaatan transistor yang tahan terhadap tekanan tegangan tinggi sangat diperlukan. Namun transistor jenis ini biasanya menempati area yang lebih luas dan memiliki kinerja yang lebih buruk dibandingkan dengan transistor standar. Dua solusi yang ada untuk mengurangi penggunaan transistor tegangan tinggi adalah metode preregulator [5, 6] dan metode transistor tegangan rendah tumpuk [7, 8]. Yang pertama menggunakan preregulator tambahan untuk menyediakan tegangan suplai internal untuk regulator inti. Yang terakhir mengimplementasikan transistor tegangan rendah bertumpuk yang dirancang dengan baik untuk menjaga tegangan terminal transistor dalam batas teknologi [7]. Namun, metode ini membatasi ruang kepala tegangan. Makalah ini mengadopsi teknik self-power (SPT) untuk mencapai rentang catu daya yang luas, yang berarti sebagian besar modul inti dalam loop regulasi disuplai oleh tegangan output yang diatur dari VR yang diusulkan [9]. Tanpa sirkuit tambahan, kinerja VR dapat ditingkatkan dengan SPT dan juga mengurangi jumlah perangkat bertegangan tinggi.

Dengan menggunakan SPT, tahap penguatan pertama dari penguat kesalahan (EA) disuplai oleh tegangan keluaran yang diatur dari VR yang diusulkan. Dengan hati-hati merancang tahap kedua EA, kebisingan frekuensi tinggi dari tegangan input memiliki dampak kecil pada tegangan output EA. Selanjutnya, arsitektur transistor daya tipe-N diadopsi dalam makalah ini. Oleh karena itu, regulator yang diusulkan memiliki penolakan catu daya (PSR) yang tinggi dan kinerja kebisingan yang baik [10,11,12,13,14,15].

Respons transien yang cepat juga merupakan indeks penting untuk mengukur kinerja VR [16,17,18,19,20], yang biasanya dicapai dengan menambahkan loop percepatan ekstra [21]. Dalam makalah ini, peningkatan transien diwujudkan dengan teknik beban dinamis (DLT). Selama prosedur respon transien, DLT memperkenalkan arus tambahan yang diubah sesuai dengan kondisi beban untuk bertindak sebagai beban dinamis, dimana overshoot dan undershoot dari tegangan output yang diatur dapat ditekan [9].

Dengan bantuan DLT, stabilitas loop dalam rentang beban yang lebar diperkuat karena arus beban tambahan dapat mengurangi variasi posisi kutub non-dominan. Untuk membuat loop stabil, kompensasi miller dengan resistor nulling juga digunakan untuk menghasilkan kutub frekuensi rendah dan nol ekstra untuk mengkompensasi kutub output. Selain itu, rangkaian resistor dengan kapasitor keluaran memperkenalkan nol lain untuk mengkompensasi kutub yang dihasilkan oleh kapasitansi gerbang parasit dari transistor daya [6, 9, 22, 23].

Terakhir, loop pembatas arus tertanam dirancang untuk menghindari kerusakan arus lebih dan meningkatkan keandalan VR yang diusulkan [9, 24,25,26,27].

Makalah ini disusun sebagai berikut. Prinsip dan mekanisme VR yang diusulkan diilustrasikan di bagian "Metode", termasuk sirkuit proteksi arus lebih (OCP), DLT dan sirkuit peningkatan transien, metode peningkatan stabilitas, dan analisis PSR. Hasil kinerja dan perbandingan dengan literatur lain yang diterbitkan terkait ditampilkan di Bagian "Hasil dan Diskusi". Bagian “Kesimpulan” menarik kesimpulan dari VR yang diusulkan.

Metode

Rangkaian rinci dari VR yang diusulkan ditunjukkan pada Gambar. 1.Transistor MOS tegangan rendah standar, transistor tegangan tinggi, BJT, transistor LDMOS deplesi tipe-N (laterally diffused MOS), dan dioda diberi nama Mn , HVn , Tn , DNn , dan Dn , masing-masing pada gambar, di mana n adalah nomor urut perangkat yang relevan.

Sirkuit terperinci dari VR yang diusulkan

VR yang diusulkan terutama mencakup lima sub-modul:bias arus, OCP, DLT, EA, dan tahap keluaran. Rangkaian bias arus memberikan arus bias untuk seluruh sistem regulator [12, 14]. Tegangan referensi dapat dibangkitkan dengan berbagai cara [1], dan rangkaian detailnya tidak ditampilkan di sini. Sebuah loop pembatas arus tertanam berfungsi sebagai sirkuit OCP untuk membatasi arus beban ke nilai preset. Sirkuit peningkatan transien, yang diimplementasikan oleh DLT, mencapai penekanan overshoot, dan undershoot melalui perubahan arus beban secara adaptif selama prosedur transien. Loop regulasi umpan balik negatif dibentuk oleh EA dan tahap daya keluaran untuk menyesuaikan tegangan keluaran. Dengan asumsi bahwa tegangan keluaran V _keluar dan dengan demikian tegangan umpan balik V _FB lebih rendah dari nilai yang diinginkan, tegangan gerbang transistor daya DN1 akan ditarik ke atas dengan bantuan loop regulasi untuk meningkatkan tegangan output, dan sebaliknya. Akhirnya, tegangan keluaran dapat stabil pada

Pada Gambar 1, dapat dilihat bahwa tegangan keluaran dari VR yang diusulkan juga memberi daya pada tahap penguatan pertama EA, yang disebut sebagai SPT. Dengan teknik power multiplexing ini, sebagian besar perangkat dalam loop regulasi dapat diimplementasikan oleh perangkat tegangan rendah. Dibandingkan dengan perangkat bertegangan tinggi, perangkat bertegangan rendah memiliki kinerja yang lebih tinggi, biaya lebih rendah, dan area yang lebih kecil, yang membuat loop regulasi yang diusulkan mencapai kemampuan regulasi yang baik jauh lebih mudah. Sedangkan untuk tahap kedua EA, Q3, dan Q4 ditambahkan untuk mengangkat ground supply rail, yang diadopsi untuk membatasi tegangan drain-source M7, V_{DS_M7} . Dengan kata lain, Q3 dan Q4 dapat mencegah M7 dari tekanan tegangan besar.

Demi kesederhanaan, rangkaian yang disederhanakan digunakan untuk menggambarkan ide-ide inovasi dalam analisis selanjutnya.

Sirkuit OCP yang Diusulkan

Gambar 2 menunjukkan rangkaian OCP yang diusulkan. Loop pembatas arus yang diusulkan dapat secara otomatis mengubah mode operasi sesuai dengan kondisi beban yang berbeda. Arus maksimum VR yang diusulkan dapat dibatasi dengan mengurangi tegangan gerbang transistor daya saat terjadi kelebihan beban.

Prinsip OCP yang diusulkan

Mekanisme usulan OCP adalah sebagai berikut. Transistor sampel DN2 secara proporsional merasakan arus yang mengalir melalui DN1 yang kira-kira sama dengan arus beban I _Muat , yang membuat tegangan jatuh di R _S1 , V _RS1 , mencerminkan tingkat arus beban. Sekali V _RS1 mencapai tegangan nyala QS1, HV8, dan HV9 akan membentuk cermin arus untuk mem-bypass arus dari EA tahap kedua. Kemudian, tegangan gerbang DN1 dapat ditarik ke bawah untuk membatasi arus beban ke nilai preset, yang dapat dinyatakan sebagai

dimana N adalah rasio faktor ukuran DN1 ke DN2. Tujuan Q5 dan HV6 adalah untuk memberikan tegangan bias yang tepat ke HV7 dan dengan demikian melindungi QS1 dari kondisi tegangan berlebih.

Ada loop umpan balik negatif tertanam di OCP yang diusulkan. Penguatan loop T dan kutub dominan p _dominan dari loop batas saat ini dapat diberikan oleh,

dimana g _{m_DN2} dan g _{m_QS1} adalah transkonduktansi DN2 dan QS1, masing-masing. R _{gerbang_OC} (g _{m_HV10} r _{o_HV10} r _{o_M10} ) || r _{o_M7} || r _{o_HV9} dan C _gerbang C _{gs_DN1} adalah resistansi keluaran ekivalen dan kapasitansi pada node gerbang transistor daya DN1 ketika terjadi arus lebih. Ketika VR yang diusulkan biasanya beroperasi tanpa arus lebih, HV9 berada di wilayah cutoff, dan dengan demikian, resistansi keluaran ekivalen pada simpul gerbang DN1 bernama R _gerbang dapat dinyatakan sebagai [(g _{m_HV10} r _{o_HV10} r _{o_M10} ) || r _{o_M7} ].

DLT yang Diusulkan dan Sirkuit Peningkatan Sementara

Gambar 3 menunjukkan rangkaian peningkatan transien menggunakan DLT. Karena arus beban sebanding dengan Vgs_DN1 dan berbanding terbalik dengan Vsg_M9, arus yang mengalir melalui M9 lebih besar pada kondisi beban ringan dan mendekati nol pada kondisi beban berat. Oleh karena itu, ketika arus beban meningkat, arus yang berkurang dapat dimasukkan ke dalam beban keluaran total. Dengan metode ini, rangkaian ini dapat disetarakan dengan beban dinamis, yang dapat membantu peningkatan transien dan peningkatan stabilitas loop regulasi.

Sirkuit peningkatan transien yang diusulkan

Prinsip operasi peningkatan transien rinci adalah sebagai berikut. Jika arus beban mengalami penurunan mendadak, arus yang mengalir melalui transistor daya DN1 tidak akan langsung berubah karena keterbatasan kemampuan penyesuaian loop dan laju perubahan tegangan. Arus ini, yang ditunjukkan pada Gambar 4a sebagai jalur kuning, akan menyebabkan overshoot pada tegangan output dan dengan demikian meningkatkan penurunan tegangan pada R _S2 dan M9. Kemudian arus tambahan mengalir melalui R _S2 dan M9, ditunjukkan pada Gambar. 4a sebagai jalur biru, dihasilkan pada output yang diatur untuk membatalkan arus jalur kuning yang tidak diinginkan. Oleh karena itu, lonjakan tegangan keluaran dikurangi secara efektif.

Respons sementara dari VR yang diusulkan. a perubahan arus beban berat ke ringan. b perubahan arus beban ringan ke berat

Gambar 4b menunjukkan kasus perubahan arus beban ringan ke berat, di mana undershoot terjadi pada output yang diatur dan kemudian arus mengalir melalui R _S2 dan M9 berkurang. Ini bisa setara dengan memberikan pengurangan beban arus, sehingga arus bersih yang mengalir melalui transistor daya DN1 meningkat, dan penekanan tegangan undershoot dapat dicapai.

Untuk melindungi M9 dari arus lebih, QS2 dan D1 ditambahkan. Saat tegangan melintasi R _S2 lebih besar dari tegangan nyala QS2, arus ekstra akan mengalir ke QS2 dan D1. Arus maksimum di M9 diatur pada

Tujuan D1 adalah untuk mencegah QS2 jatuh ke daerah penguat terbalik dan mengalirkan arus balik di dalamnya, yang merupakan keadaan abnormal dari fungsi batas arus M9.

Peningkatan Stabilitas VR yang Diusulkan

Seperti yang ditunjukkan pada Gambar. 5, ada tiga kutub ω _p1 , ω _p2 , dan ω _p3 , dan dua nol ω _z1 dan ω _z2 dalam loop kontrol, dan penguatan loop dari VR yang diusulkan adalah

Distribusi kutub dan nol dari VR yang diusulkan

dimana A _O adalah gain loop terbuka dari VR, dan β adalah koefisien umpan balik,

dimana A _CD0 1 adalah penguatan frekuensi rendah dari tahap daya yang beroperasi sebagai pengikut tegangan dan A _E0 adalah penguatan frekuensi rendah dari EA,

Mempertimbangkan efek Miller dan kapasitansi parasit pada node gerbang DN1, kutub dan nol ditulis sebagai [13]

dimana R _DLT adalah resistansi ekivalen dari rangkaian peningkatan transien; C _keluar adalah kapasitor keluaran dari VR yang diusulkan.

Karena kapasitor kompensasi C _C diperbesar oleh (g _{m_M7} R _gerbang ) karena efek penggilingan pada simpul p1, kutub ω _p1 adalah kutub yang dominan. Tiang kedua harus ω _p3 , karena C _keluar biasanya dalam kisaran beberapa mikrofarad. Meskipun kapasitor parasit C _gerbang relatif besar, masih lebih kecil dari kapasitansi ekivalen pada simpul p1 dan kapasitor keluaran. Selain itu, hambatan pada simpul p2 hanya 1/g _{m_M7} . Oleh karena itu, tiang ω _p2 terletak pada frekuensi tinggi. Angka nol ω _z1 adalah untuk membatalkan kutub frekuensi tengah ω _p3 . Resistor R ₀ menghasilkan nol ω _z2 untuk mengkompensasi kutub parasit internal ω _p2 . Stabilitas VR yang diusulkan dapat ditingkatkan sebagai resistor R ₀ meningkat. Namun, resistor R ₀ akan meningkatkan kesalahan tegangan keluaran karena jatuh tegangan yang disebabkan oleh arus beban. Oleh karena itu, resistor R ₀ harus diatur dalam nilai yang wajar untuk membuat tradeoff yang baik antara presisi tegangan output dan stabilitas loop.

Pada regulator tegangan konvensional tanpa DLT, kutub pada simpul keluaran akan berada pada frekuensi yang berbeda karena perubahan arus beban yang disebabkan oleh variasi transkonduktansi transistor daya. Saat arus beban meningkat, transkonduktansi transistor daya g _{m _DN1} akan meningkat, dan dengan demikian kutub keluaran akan bergerak menuju frekuensi tinggi sementara nol dan kutub lainnya tetap pada posisi yang sama, seperti yang ditunjukkan pada Gambar 6a. Hal ini dapat mempersulit kompensasi frekuensi sistem dan memperlambat respon transien dalam kondisi beban ringan. Lebih serius lagi, sistem mungkin tidak stabil.

Respon frekuensi regulator tegangan. a Pengatur tegangan tanpa teknik beban dinamis. b Regulator tegangan yang diusulkan dengan teknik beban dinamis

Dengan bantuan DLT yang diusulkan, VR yang disajikan memiliki stabilitas yang lebih baik dengan beban yang berbeda. Seperti yang telah dianalisis sebelumnya, arus yang melalui rangkaian beban dinamis menurun seiring dengan meningkatnya arus beban dalam keadaan tunak dan sebaliknya. Karena arus ini disediakan oleh DN1, ia dapat menekan variasi transkonduktansi DN1 dalam rentang arus beban yang lebih luas, yang berguna untuk stabilitas sistem dan keteguhan bandwidth selama rentang beban yang lebih luas dengan menggunakan DLT yang diusulkan. Respon frekuensi dari VR yang diusulkan ada pada Gambar 6b, yang dapat menjamin stabilitas dengan respon transien yang cepat.

Kapasitor keluaran mengatur posisi nol ω _z2 . Dengan menempatkan kutub nol secara wajar, sistem akan memiliki stabilitas yang lebih baik dengan C . yang berbeda _keluar .

Analisis PSR dari VR yang Diusulkan

PSR merupakan salah satu parameter penting untuk mengukur kinerja regulator tegangan, dan mengacu pada kemampuan penolakan terhadap riak frekuensi tinggi dan kebisingan yang timbul dari tegangan suplai. Metode analisis PSR yang diusulkan oleh Gupta 12 diadopsi di bagian ini, yang ide utamanya adalah menyederhanakan seluruh sistem regulator menjadi model pembagi tegangan. Seperti yang ditunjukkan pada Gambar. 7, ada dua jalur kebisingan dari V _dd untuk V _keluar :jalur 1 secara langsung mentransfer kebisingan dari saluran pembuangan transistor daya DN1 ke V _keluar; jalur 2 adalah dari tahap kedua EA ke gerbang transistor daya DN1. Efek dari jalur 2 dapat dinyatakan sebagai

Analisis PSR dari VR yang diusulkan

Seperti yang ditunjukkan pada (15), A _jalur2 adalah cukup kecil dengan bantuan SPT yang diusulkan dan struktur cermin arus cascode. Hal ini membuat pengaruh jalur 1 dominan dalam analisis PSR.

Model PSR yang disederhanakan dari VR yang diusulkan ditunjukkan pada Gambar. 8, di mana r _{o_DN1} adalah resistansi keluaran transistor daya DN1 yang memperhitungkan jalur noise 1, sumber arus yang dikontrol berasal dari jalur noise 2, Z _B terdiri dari R _F1 , R _F2 , R ₀ , dan C _keluar bertindak sebagai filter pada frekuensi tinggi, dan Z _{SH_FB} adalah impedansi ekivalen termasuk fungsi loop umpan balik negatif. Z _{SH_FB} dapat diberikan oleh

Model PSR yang disederhanakan

dimana g _{m_DN1} adalah transkonduktansi transistor daya DN1. Oleh karena itu, fungsi transfer PSR dapat dinyatakan sebagai

Dengan sengaja mengatur penguatan intrinsik HV10 jauh lebih besar daripada transistor daya DN1, g _{m_DN1} r _{o_DN1} A _jalur2 <<1 dapat dicapai, dan dengan demikian sumber arus yang dikendalikan dapat diabaikan. Ekspresi PSR dapat disederhanakan lebih lanjut sebagai

Sejak Z _B dan Z _{SH_FB} akan berubah dengan variasi frekuensi, maka perlu dilakukan analisis karakteristik frekuensi PSR.

Frekuensi Rendah

Pada frekuensi rendah, penguatan EA sangat tinggi, dan C _keluar dapat diperlakukan sebagai sirkuit terbuka. Jadi, Z _B>> Z _{SH_FB} dan PSR dapat ditulis sebagai

Frekuensi Sedang

Impedansi Z _{SH_FB} akan meningkat karena gain loop berkurang pada frekuensi menengah. Pada tahap ini, Z _{SH_FB} masih kecil, dan PSR terutama dipengaruhi oleh penguatan loop. Berkenaan dengan (7), PSR dapat dinyatakan sebagai

Seperti yang ditunjukkan pada (20), PSR semakin buruk, dan kebisingan tegangan output lebih serius sementara frekuensi meningkat dalam frekuensi penguatan kesatuan.

Frekuensi Tinggi

Karena meningkatnya frekuensi, Z _{SH_FB} menjadi besar dan akhirnya akan mendekati 1/g _{m_DN1} . Impedansi C _keluar menjadi lebih kecil, tapi masih jauh lebih besar dari R ₀ . Jadi R ₀ dapat dihilangkan seperti sebelumnya. PSR frekuensi tinggi tergantung pada pembagian tegangan antara r _{o_DN1} dan 1/g _{m_DN1} sejajar dengan C _keluar , yang dapat diwakili oleh

Pada frekuensi tinggi, kebisingan pada tegangan keluaran dapat ditekan secara signifikan karena efek C _keluar .

Seperti yang telah dianalisis sebelumnya, kemampuan anti-noise yang baik dalam rentang frekuensi penuh dari VR yang diusulkan dijamin oleh tiga aspek. Pertama, gain loop tinggi diadopsi; Kedua, SPT membuat kebisingan catu daya berdampak kecil pada gerbang transistor daya; Ketiga, kapasitor keluaran C _keluar dapat meningkatkan PSR pada frekuensi tinggi dengan properti penyaringan.