Regulator Tegangan Stabil Tinggi dengan Peningkatan Transient dan Peningkatan PSR

Abstrak

Regulator tegangan (VR) stabil tinggi diajukan dalam paper ini, yang mengintegrasikan peningkatan transient dan perlindungan arus berlebihan (OCP). Dengan mempertimbangkan keuntungan performa dan area dari perangkat tegangan rendah, sebagian besar bagian kontrol dari VR yang diusulkan disuplai oleh tegangan keluaran yang diatur, yang membentuk teknik daya sendiri (SPT) dengan peningkatan penolakan suplai daya (PSR). Selain itu, stabilitas dan respons transient ditingkatkan dengan teknik beban dinamis (DLT). Loop umbalan arus berlebihan tertanam juga diadopsi untuk melindungi VR yang diusulkan dari kerusakan dalam situasi beban berlebih. VR yang diusulkan diimplementasikan dalam teknologi BCD standar 350 nm, yang hasilnya menunjukkan VR dapat bekerja stabil dengan tegangan input 5,5–30 V, rentang beban 0–30 mA, dan kapasitor keluaran 0,1–3,3 μF. Regulasi garis 2,98 μV/V dan regulasi beban 0,233 mV/mA dicapai dengan pembatasan arus 40 mA. PSR lebih baik dari −64 dB hingga 10 MHz dengan kapasitor keluaran 0,1 μF.

Pendahuluan

Dalam desain sistem on chip (SoC) skala nanometer modern, berbagai sub-blok biasanya memerlukan rel suplai yang berbeda untuk mencapai beberapa fungsi spesifik. Selain itu, seluruh sistem SoC mungkin perlu beroperasi dalam rentang tegangan input yang luas dan masih menyediakan performa tinggi yang tidak terpengaruh oleh perubahan kondisi suplai [1]. Jadi, VR dengan rentang tegangan input luas yang diimplementasikan dalam teknologi skala nanometer dapat menjadi salah satu kandidat yang paling sesuai untuk aplikasi ini. Dibandingkan dengan sejenis pemutusnya, seperti regulator pemutus dan pompa muatan, VR linier memiliki keuntungan presisi tinggi, noise keluaran rendah, dan ukuran yang kompak. Sebagian besar VR linier melakukan fungsi pengaturan tegangannya dengan satu suplai tegangan, tetapi hanya beberapa yang dapat mencapai kombinasi rentang suplai daya yang luas, noise rendah, transient cepat, kemampuan beban tinggi, dan fitur perlindungan tambahan [2,3,4].

Untuk merealisasikan rentang suplai daya yang luas, penggunaan transistor yang dapat menahan tekanan tegangan tinggi adalah perlu. Namun, jenis transistor ini biasanya menempati lebih banyak area dan memiliki performa yang lebih buruk dibandingkan transistor standar. Dua solusi yang ada untuk mengurangi penggunaan transistor tegangan tinggi adalah metode preregulator [5, 6] dan metode transistor tegangan rendah tumpukan [7, 8]. Yang pertama menggunakan preregulator tambahan untuk menyediakan tegangan suplai internal untuk regulator inti. Yang kedua menerapkan transistor tegangan rendah tumpukan yang dirancang dengan baik untuk mempertahankan tegangan terminal transistor dalam batas teknologi [7]. Namun, metode ini membatasi ruang tegangan. Paper ini mengadopsi teknik daya sendiri (SPT) untuk mencapai rentang suplai daya yang luas, yang berarti sebagian besar modul inti dalam loop regulasi disuplai oleh tegangan keluaran yang diatur dari VR yang diusulkan [9]. Tanpa rangkaian tambahan, performa VR dapat ditingkatkan oleh SPT dan juga mengurangi jumlah perangkat tegangan tinggi.

Dengan menggunakan SPT, tahap gain pertama dari penguat kesalahan (EA) disuplai oleh tegangan keluaran yang diatur dari VR yang diusulkan. Dengan merancang dengan hati-hati tahap kedua EA, noise frekuensi tinggi dari tegangan input memiliki sedikit dampak pada tegangan keluaran EA. Selain itu, arsitektur transistor daya tipe N diadopsi dalam paper ini. Oleh karena itu, regulator yang diusulkan memiliki penolakan suplai daya (PSR) yang tinggi dan performa noise yang baik [10,11,12,13,14,15].

Respons transient yang cepat juga adalah indeks penting untuk mengukur performa VR [16,17,18,19,20], yang biasanya dicapai dengan menambahkan loop percepatan tambahan [21]. Dalam paper ini, peningkatan transient direalisasikan oleh teknik beban dinamis (DLT). Selama prosedur respons transient, DLT memperkenalkan arus tambahan yang berubah sesuai dengan kondisi beban untuk bertindak sebagai beban dinamis, dengan cara ini overshoot dan undershoot tegangan keluaran yang diatur dapat ditekan [9].

Dengan bantuan DLT, stabilitas loop dalam rentang beban yang luas diperkuat karena arus beban tambahan dapat mengurangi variasi posisi pol non-dominan. Untuk membuat loop stabil, kompensasi miller dengan resistor nol juga digunakan untuk menghasilkan pol frekuensi rendah dan nol tambahan untuk mengomensasi pol keluaran. Selain ini, resistor seri dengan kapasitor keluaran memperkenalkan nol lain untuk mengomensasi pol yang dihasilkan oleh kapasitas parasit gate transistor daya [6, 9, 22, 23].

Terakhir, loop pembatasan arus tertanam dirancang untuk menghindari kerusakan arus berlebihan dan meningkatkan keandalan VR yang diusulkan [9, 24,25,26,27].

Paper ini disusun sebagai berikut. Prinsip dan mekanisme VR yang diusulkan diilustrasikan di bagian “Metode”, termasuk rangkaian OCP, rangkaian DLT dan peningkatan transient, metode peningkatan stabilitas, dan analisis PSR. Hasil performa dan perbandingan dengan literatur terkait yang diterbitkan sebelumnya ditunjukkan di bagian “Hasil dan Pembahasan”. Bagian “Kesimpulan” menarik kesimpulan dari VR yang diusulkan.

Metode

Rangkaian terperinci dari VR yang diusulkan ditunjukkan pada Gambar 1. Transistor MOS tegangan rendah standar, transistor tegangan tinggi, BJT, transistor LDMOS tipe N depleksi (laterally diffused MOS), dan dioda disebut masing-masing Mn, HVn, Qn, DNn, dan Dn pada gambar, di mana n adalah nomor urut perangkat yang relevan.

Rangkaian terperinci dari VR yang diusulkan

VR yang diusulkan terutama mencakup lima sub-modul: bias arus, OCP, DLT, EA, dan tahap keluaran. Rangkaian bias arus menyediakan arus bias untuk seluruh sistem regulator [12, 14]. Tegangan referensi dapat dihasilkan dengan berbagai cara yang berbeda [1], dan rangkaian terperinci tidak ditunjukkan di sini. Loop pembatasan arus tertanam berfungsi sebagai rangkaian OCP untuk membatasi arus beban ke nilai yang ditetapkan. Rangkaian peningkatan transient, yang diimplementasikan oleh DLT, mencapai penekanan overshoot dan undershoot melalui pengubahan adaptif arus beban selama prosedur transient. Loop regulasi umbalan negatif dibentuk oleh EA dan tahap daya keluaran untuk menyesuaikan tegangan keluaran. Dengan asumsi bahwa tegangan keluaran V_OUT dan dengan itu tegangan umbalan V_FB lebih rendah dari nilai yang diinginkan, tegangan gate transistor daya DN1 akan ditarik ke atas dengan bantuan loop regulasi untuk meningkatkan tegangan keluaran, dan sebaliknya. Akhirnya, tegangan keluaran dapat stabil pada

$$ {V}_{\mathrm{OUT}}\approx {V}_1={V}_{\mathrm{REF}}\left({R}_{\mathrm{f}1}+{R}_{\mathrm{f}2}\right)/{R}_{\mathrm{f}2} $$ (1)

Pada Gambar 1, terlihat bahwa tegangan keluaran VR yang diusulkan juga menyuplai tahap gain pertama dari EA, yang disebut SPT. Dengan teknik multiplexing daya ini, sebagian besar perangkat dalam loop regulasi dapat diimplementasikan oleh perangkat tegangan rendah. Dibandingkan dengan sejenis tegangannya yang tinggi, perangkat tegangan rendah memiliki performa yang lebih tinggi, biaya lebih rendah, dan area lebih kecil, yang membuat loop regulasi yang diusulkan mencapai kemampuan regulasi yang baik dengan lebih mudah. Seperti yang diketahui, untuk tahap kedua EA, Q3 dan Q4 ditambahkan untuk mengangkat rel suplai tanah, yang diadopsi untuk membatasi tegangan drain-source M7, V_{DS_M7}. Dengan kata lain, Q3 dan Q4 dapat mencegah M7 dari tekanan tegangan besar.

Untuk kesederhanaan, rangkaian yang disederhanakan digunakan untuk mengilustrasikan ide inovasi dalam analisis selanjutnya.

Rangkaian OCP yang Diusulkan

Gambar 2 menunjukkan rangkaian OCP yang diusulkan. Loop pembatasan arus yang diusulkan dapat secara otomatis mengubah mode operasi sesuai dengan kondisi beban yang berbeda. Arus maksimum VR yang diusulkan dapat dibatasi dengan mengurangi tegangan gate transistor daya ketika beban berlebih terjadi.

Prinsip OCP yang diusulkan

Mekanisme OCP yang diusulkan adalah sebagai berikut. Transistor sampel DN2 proporsional merasakan arus yang mengalir melalui DN1 yang secara mendekati sama dengan arus beban I_Load, yang membuat penurunan tegangan di seluruh R_S1, V_RS1, mencerminkan tingkat arus beban. Sekarang V_RS1 mencapai tegangan nyala QS1, HV8, dan HV9 akan membentuk cermin arus untuk melewatkan arus dari tahap kedua EA. Kemudian, tegangan gate DN1 dapat ditarik ke bawah untuk membatasi arus beban ke nilai yang ditetapkan, yang dapat dinyatakan sebagai

$$ {I}_{\mathrm{Load}}\le N\times \left({V}_{EB\left(\mathrm{QS}1\right)}/{R}_{S1}\right) $$ (2)

di mana N adalah faktor rasio ukuran DN1 terhadap DN2. Tujuan Q5 dan HV6 adalah untuk menyediakan tegangan bias yang sesuai untuk HV7 dan dengan itu melindungi QS1 dari kondisi tegangan berlebih.

Ada loop umbalan negatif yang tertanam dalam OCP yang diusulkan. Gain loop T dan pol dominan p_dominant dari loop pembatasan arus ini dapat dinyatakan sebagai,

$$ T={g}_{m\_\mathrm{DN}2}{R}_{S1}{g}_{m\_\mathrm{QS}1}{R}_{\mathrm{gate}\_\mathrm{OC}} $$ (3) $$ {p}_{\mathrm{dominant}}=1/\left({R}_{\mathrm{gate}\_\mathrm{OC}}{C}_{\mathrm{gate}}\right) $$ (4)

di mana g_{m_DN2} dan g_{m_QS1} adalah transmosansi DN2 dan QS1, masing-masing. R_{gate_OC} ≈ (g_{m_HV10}r_{o_HV10}r_{o_M10}) || r_{o_M7} || r_{o_HV9} dan C_gate ≈ C_{gs_DN1} adalah resistansi output ekivalen dan kapasitansi pada node gate transistor daya DN1 ketika arus berlebihan terjadi, masing-masing. Ketika VR yang diusulkan beroperasi secara normal tanpa arus berlebihan, HV9 berada di wilayah pemadam, dan dengan itu, resistansi output ekivalen pada node gate DN1 yang disebut R_gate dapat dinyatakan sebagai [(g_{m_HV10}r_{o_HV10}r_{o_M10}) || r_{o_M7}].

Rangkaian DLT dan Peningkatan Transient yang Diusulkan

Gambar 3 menunjukkan rangkaian peningkatan transient menggunakan DLT. Karena arus beban proporsional terhadap Vgs_DN1 dan secara berbanding terbalik terhadap Vsg_M9, arus yang mengalir melalui M9 lebih besar dalam kondisi beban ringan dan mendekati nol di bawah kondisi beban berat. Oleh karena itu, seiring bertambahnya arus beban, arus yang berkurang dapat diperkenalkan ke dalam total beban keluaran. Dengan metode ini, rangkaian ini dapat disamakan dengan beban dinamis, yang dapat membantu peningkatan transient dan peningkatan stabilitas loop regulasi.

Rangkaian peningkatan transient yang diusulkan

Prinsip operasi peningkatan transient yang terperinci adalah sebagai berikut. Jika arus beban mengalami penurunan tiba-tiba, arus yang mengalir melalui transistor daya DN1 tidak akan berubah segera karena kemampuan penyesuaian loop yang terbatas and laju tiras. Arus ini, yang ditunjukkan pada Gambar 4a sebagai jalur kuning, akan menyebabkan overshoot pada tegangan keluaran dan dengan itu meningkatkan penurunan tegangan di seluruh R_S2 dan M9. Kemudian arus tambahan yang mengalir melalui R_S2 dan M9, yang ditunjukkan pada Gambar 4a sebagai jalur biru, dihasilkan pada keluaran yang diatur untuk membatalkan arus jalur kuning yang tidak diinginkan. Oleh karena itu, lonjakan tegangan keluaran dapat ditekan secara efektif.

Respons transient dari VR yang diusulkan. a perubahan arus beban dari berat ke ringan. b perubahan arus beban dari ringan ke berat

Gambar 4b menunjukkan kasus perubahan arus beban dari ringan ke berat, di mana undershoot terjadi pada keluaran yang diatur dan kemudian arus yang mengalir melalui R_S2 dan M9 berkurang. Ini dapat disamakan dengan penyediaan beban arus yang dikurangi, sehingga arus bersih yang mengalir melalui transistor daya DN1 meningkat, dan penekanan tegangan undershoot dapat dicapai.

Untuk melindungi M9 dari arus berlebihan, QS2 dan D1 ditambahkan. Ketika tegangan di seluruh R_S2 lebih besar dari tegangan nyala QS2, arus tambahan akan mengalir ke QS2 dan D1. Arus maksimum di M9 diatur pada

$$ {I}_{\mathrm{M}9\_\max}\le \left({V}_{BE\_ QS2}/{R}_{S2}\right) $$ (5)

Tujuan D1 adalah untuk mencegah QS2 jatuh ke wilayah amplifikasi terbalik dan mengalir arus terbalik di dalamnya, yang merupakan keadaan abnormal dari fungsi pembatas arus M9.

Peningkatan Stabilitas VR yang Diusulkan

Seperti yang ditunjukkan pada Gambar 5, ada tiga pol ω_p1, ω_p2, dan ω_p3, dan dua nol ω_z1 dan ω_z2 dalam loop kontrol, dan gain loop VR yang diusulkan adalah

$$ {A}_{\mathrm{Vloop}}={A}_O\beta $$ (6)

Distribusi pol dan nol dari VR yang diusulkan

di mana A_O adalah gain loop terbuka VR, dan β adalah koefisien umbalan,

$$ {A}_O={A}_{\mathrm{CD}0}{A}_{E0}\frac{\left(1+s/{\omega}_{Z1}\right)\left(1+s/{\omega}_{Z2}\right)}{\left(1+s/{\omega}_{P1}\right)\left(1+s/{\omega}_{P3}\right)\left(1+s/{\omega}_{P2}\right)} $$ (7) $$ \beta =\frac{R_{\mathrm{F}2}}{R_{\mathrm{F}1}+{R}_{\mathrm{F}2}} $$ (8)

di mana A_CD0 ≈ 1 adalah gain frekuensi rendah dari tahap daya yang beroperasi sebagai pengikut tegangan dan A_E0 adalah gain frekuensi rendah EA,

$$ {A}_{E0}={g}_{m\_Q1}\left({r}_{o\_M4}\Big\Vert {r}_{o\_M6}\right){g}_{m\_M7}{R}_{\mathrm{gate}} $$ (9)

Mempertimbangkan efek Miller dan kapasitansi parasit pada node gate DN1, pol dan nol ditulis sebagai [13]

$$ {\omega}_{p1}=1/\left[{g}_{m\_M7}{R}_{\mathrm{gate}}{C}_c\times \left({r}_{o\_M4}\Big\Vert {r}_{o\_M6}\right)\right] $$ (10) $$ {\omega}_{p2}={g}_{m\_M7}/{C}_{\mathrm{gate}} $$ (11) $$ {\omega}_{p3}=1/\left\{\left[{R}_L\Big\Vert \left({g}_{m\_\mathrm{DN}1}^{-1}\Big\Vert {R}_{\mathrm{DLT}}+{R}_0\right)\right]{C}_{\mathrm{OUT}}\right\} $$ (12) $$ {\omega}_{z1}=1/\left[{C}_c\left({R}_c-1/{g}_{m\_M7}\right)\right] $$ (13) $$ {\omega}_{z2}=1/\left[\left({R}_0\Big\Vert {R}_L\right){C}_{\mathrm{OUT}}\right] $$ (14)

di mana R_DLT adalah resistansi ekivalen rangkaian peningkatan transient; C_OUT adalah kapasitor keluaran VR yang diusulkan.

Karena kapasitor kompensasi C_C diperbesar oleh (g_{m_M7}R_gate) karena efek Miller pada node p1, pol ω_p1 adalah pol dominan. Pol kedua harus ω_p3, karena C_OUT biasanya dalam rentang beberapa mikrofarad. Meskipun kapasitor parasit C_gate relatif besar, ia masih lebih kecil dari kapasitansi ekivalen pada node p1 dan kapasitor keluaran. Selain itu, resistansi pada node p2 hanyalah 1/g_{m_M7}. Oleh karena itu, pol ω_p2 terletak pada frekuensi tinggi. Nol ω_z1 untuk membatalkan pol menengah frekuensi ω_p3. Resistor R₀ menghasilkan nol ω_z2 untuk mengomensasi pol parasit internal ω_p2. Stabilitas VR yang diusulkan dapat ditingkatkan seiring bertambahnya resistor R₀. Namun, resistor R₀ akan meningkatkan kesalahan tegangan keluaran karena penurunan tegangan yang disebabkan oleh arus beban. Oleh karena itu, resistor R₀ harus diatur pada nilai yang wajar untuk membuat keseimbangan yang baik antara presisi tegangan keluaran dan stabilitas loop.

Dalam regulator tegangan konvensional tanpa DLT, pol pada node keluaran akan berada pada frekuensi yang berbeda karena variasi transmosansi transistor daya yang diinduksi oleh perubahan arus beban. Seiring bertambahnya arus beban, transmosansi transistor daya g_{m_DN1} akan meningkat, dan dengan itu pol keluaran akan bergerak menuju frekuensi tinggi sementara nol dan pol lainnya tetap pada posisi yang sama, seperti yang ditunjukkan pada Gambar 6a. Ini dapat membuat kompensasi frekuensi sistem lebih sulit dan memperlambat respons transient dalam kondisi beban ringan. Lebih serius lagi, sistem mungkin tidak stabil.

Respons frekuensi regulator tegangan. a Regulator tegangan tanpa teknik beban dinamis. b Regulator tegangan yang diusulkan dengan teknik beban dinamis

Dengan bantuan DLT yang diusulkan, VR yang disajikan memiliki stabilitas yang lebih baik dengan beban yang berbeda. Seperti yang telah dianalisis sebelumnya, arus melalui rangkaian beban dinamis berkurang seiring bertambahnya arus beban dalam keadaan stabil dan sebaliknya. Karena arus ini disediakan oleh DN1, ia dapat menekan variasi transmosansi DN1 dalam rentang arus beban yang lebih luas, yang bermanfaat untuk stabilitas sistem dan konstanse bandwidth dalam rentang beban yang lebih luas dengan menggunakan DLT yang diusulkan. Respons frekuensi VR yang diusulkan ada pada Gambar 6b, yang dapat menjamin stabilitas dengan respons transient yang cepat.

Kapasitor keluaran menentukan posisi nol ω_z2. Dengan menempatkan nol-pol yang wajar, sistem akan memiliki stabilitas yang lebih baik dengan C_OUT yang berbeda.

Analisis PSR VR yang Diusulkan

PSR adalah salah satu parameter kritis untuk mengukur performa regulator tegangan, dan ia merujuk pada kemampuan penolakan terhadap getaran dan noise frekuensi tinggi yang timbul dari tegangan suplai. Metode analisis PSR yang diajukan oleh Gupta 12 diadopsi dalam bagian ini, ide utamanya adalah menyederhanakan seluruh sistem regulator menjadi model pembagi tegangan. Seperti yang ditunjukkan pada Gambar 7, ada dua jalur noise dari V_dd ke V_out: jalur 1 mentransfer noise langsung dari drain transistor daya DN1 ke V_out; jalur 2 adalah dari tahap kedua EA ke gate transistor daya DN1. Efek jalur 2 dapat dinyatakan sebagai

$$ {A}_{\mathrm{path}2}\approx \frac{r_{o\_M7}}{g_{m\_\mathrm{HV}10}{r}_{o\_\mathrm{HV}10}{r}_{o\_M10}} $$ (15)

Analisis PSR VR yang diusulkan

Seperti yang ditunjukkan pada (15), A_path2 cukup kecil dengan bantuan SPT yang diusulkan dan struktur cermin arus cascode. Ini membuat pengaruh jalur 1 dominan dalam analisis PSR.

Model PSR yang disederhanakan dari VR yang diusulkan ditunjukkan pada Gambar 8, di mana r_{o_DN1} adalah resistansi output transistor daya DN1 yang mengakuntansi jalur noise 1, sumber arus terkontrol berasal dari jalur noise 2, Z_B terdiri dari R_F1, R_F2, R₀, dan C_OUT yang bertindak sebagai filter pada frekuensi tinggi, dan Z_{SH_FB} adalah impedansi ekivalen termasuk fungsi loop umbalan negatif. Z_{SH_FB} dapat dinyatakan sebagai

$$ {Z}_{SH\_ FB}=\frac{1}{g_{m\_ DN1}\left(1+\beta {A}_E\right)} $$ (16)

Model yang disederhanakan dari PSR

di mana g_{m_DN1} adalah transmosansi transistor daya DN1. Oleh karena itu, fungsi transfer PSR dapat dinyatakan sebagai

$$ \mathrm{PSR}=\frac{V_{\mathrm{out}}}{V_{\mathrm{dd}}}=\frac{\left(1+{g}_{m\_\mathrm{DN}1}{r}_{o\_\mathrm{DN}1}{A}_{\mathrm{path}2}\right)\left({Z}_B\Big\Vert {Z}_{\mathrm{SH}\_\mathrm{FB}}\right)}{r_{o\_\mathrm{DN}1}+{Z}_B\Big\Vert {Z}_{\mathrm{SH}\_\mathrm{FB}}} $$ (17)

Dengan dengan sengaja mengatur gain intrinsik HV10 jauh lebih besar dari transistor daya DN1, g_{m_DN1}r_{o_DN1}A_path2 < < 1 dapat dicapai, dan dengan itu sumber arus terkontrol dapat diabaikan. Ekspresi PSR dapat disederhanakan lebih lanjut sebagai

$$ \mathrm{PSR}\approx \frac{Z_B\Big\Vert {Z}_{\mathrm{SH}\_\mathrm{FB}}}{r_{o\_\mathrm{DN}1}+{Z}_B\Big\Vert {Z}_{\mathrm{SH}\_\mathrm{FB}}} $$ (18)

Karena Z_B dan Z_{SH_FB} akan berubah dengan variasi frekuensi, diperlukan untuk menganalisis karakteristik frekuensi PSR.

Frekuensi Rendah

Pada frekuensi rendah, gain EA sangat tinggi, dan C_OUT dapat diperlakukan sebagai rangkaian terbuka. Jadi, Z_B > > Z_{SH_FB} dan PSR dapat ditulis sebagai

$$ {\mathrm{PSR}}_{\mathrm{LF}}\approx \frac{1}{g_{m\_\mathrm{DN}1}{r}_{o\_\mathrm{DN}1}\left(1+\beta {A}_{E0}\right)} $$ (19)

Frekuensi Menengah

Impedansi Z_{SH_FB} akan meningkat karena gain loop berkurang pada frekuensi menengah. Pada tahap ini, Z_{SH_FB} masih kecil, dan PSR terutama dipengaruhi oleh gain loop. Menurut (7), PSR dapat dinyatakan sebagai

$$ {\mathrm{PSR}}_{\mathrm{MF}}\approx \frac{1}{g_{m\_\mathrm{DN}1}{r}_{o\_\mathrm{DN}1}\left(1+\beta {A}_{E0}\right)}\frac{1+s/{\omega}_p}{1+s/\left[{\omega}_p\left(1+\beta {A}_{E0}\right)\right]} $$ (20)

Seperti yang ditunjukkan pada (20), PSR semakin buruk, dan noise tegangan keluaran semakin serius seiring bertambahnya frekuensi dalam rentang frekuensi gain satuan.

Frekuensi Tinggi

Karena bertambahnya frekuensi, Z_{SH_FB} menjadi besar dan akhirnya mendekati 1/g_{m_DN1}. Impedansi C_OUT menjadi lebih kecil, tetapi masih jauh lebih besar dari R₀. Jadi R₀ dapat diabaikan seperti sebelumnya. PSR frekuensi tinggi tergantung pada pembagian tegangan antara r_{o_DN1} dan 1/g_{m_DN1} yang disatukan dengan C_OUT, yang dapat direpresentasikan oleh

$$ {\mathrm{PSR}}_{\mathrm{HF}}\approx \frac{1}{g_{m\_\mathrm{DN}1}{r}_{o\_\mathrm{DN}1}}\frac{1}{1+s{C}_{\mathrm{OUT}}/{g}_{m\_\mathrm{DN}1}} $$ (21)

Pada frekuensi tinggi, noise pada tegangan keluaran dapat ditekan secara besar oleh efek C_OUT.

Seperti yang telah dianalisis sebelumnya, kemampuan anti-noise yang baik dalam rentang frekuensi penuh VR yang diusulkan dijamin oleh tiga aspek. Pertama, gain loop tinggi diadopsi; Kedua, SPT membuat noise suplai daya memiliki sedikit dampak pada gate transistor daya; Ketiga, kapasitor keluaran C_OUT dapat meningkatkan PSR pada frekuensi tinggi dengan properti penyaringan.

Hasil dan Pembahasan

VR yang diusulkan telah diimplementasikan dalam teknologi BCD standar 0,35-μm. Foto chip regulator yang dibuat ditunjukkan pada Gambar 9, dengan area inti aktif VR sebesar 290 μm × 900 μm.

Foto chip VR yang diusulkan

Tegangan keluaran yang diatur VR yang diusulkan adalah 5 V dengan tegangan suplai daya berkisar dari 5,5 hingga 30 V. Kapasitor keluaran adalah kapasitor keramik hemat biaya. Kapasitansi kapasitor keluaran dapat diatur dari 100 nF hingga 3,3 μF.

Gambar 10 menunjukkan respons frekuensi VR yang diusulkan pada kondisi beban yang berbeda dengan kapasitor keluaran 100 nF dan 3,3 μF. LDO yang diusulkan dapat tetap stabil dalam rentang nilai kapasitor keluaran yang luas, dan gelombang respons frekuensi loop memiliki perbedaan yang sangat kecil antara arus beban 0 dan 30 mA, yang berasal dari DLT yang dianalisis sebelumnya.

Respons frekuensi loop VR yang diusulkan dalam kondisi I_Load dan C_OUT yang berbeda. a C_OUT = 100 nF, b C_OUT = 3,3 μF. Garis merah dan hijau masing-masing mewakili I_Load 0 A dan 30 mA

Hasil verifikasi PSR dengan kapasitor keluaran 0,1 μF ditunjukkan pada Gambar 11, di mana −110 dB pada frekuensi rendah dan lebih baik dari −64 dB hingga 10 MHz dicapai. Pada frekuensi rendah, VR yang diusulkan memiliki PSR yang baik karena gain loop tinggi. PSR menjadi buruk dalam rentang frekuensi gain satuan karena pol dominan ω_p. Kapasitor keluaran C_OUT meningkatkan karakteristik PSR pada frekuensi tinggi. Hasil ini menunjukkan bahwa ia konsisten dengan analisis sebelumnya, dan VR yang diusulkan mendapatkan PSR yang lebih baik dalam rentang frekuensi penuh.

PSR VR yang diusulkan

Hasil regulasi garis VR yang diusulkan ditunjukkan pada Gambar 12. Dalam rentang tegangan input 5,5 hingga 30 V, tegangan keluaran hanya bervariasi 73,53 μV, yang menghasilkan regulasi garis hanya 2,98 μV/V. Ini mengonfirmasi efektivitas SPT yang diusulkan.

Regulasi garis VR yang diusulkan

Gambar 13 menunjukkan respons transient tegangan keluaran karena arus beban yang berbeda. Lonjakan dan celah tegangan keluaran yang diatur sekitar 43 mV, 65 mV, 83 mV ketika arus beban berubah dari 0 hingga 18 mA, 28 mA, dan 32 mA, masing-masing. Ini menghasilkan regulasi beban 0,233 mV/mA, yang terutama disebabkan oleh R₀ untuk stabilitas dengan rentang kapasitansi keluaran yang luas.

Gelombang respons transient VR yang diusulkan karena langkah arus beban yang berbeda. a 0 hingga 18 mA; b 0 hingga 28 mA; c 0 hingga 32 mA

OCP yang diukur ditunjukkan pada Gambar 14. Untuk memverifikasi efektivitas OCP, rangkutan pendek diadopsi pada Gambar 14a. Seperti yang ditunjukkan pada Gambar 14a, ketika arus berlebihan terjadi dengan tegangan keluaran ditarik ke tanah, arus keluaran VR yang diusulkan dipertahankan sekitar 40 mA. Gambar 14b mengilustrasikan respons transient antara arus berlebihan dan beban normal, yang menunjukkan bahwa VR yang diusulkan memiliki kemampuan pemulihan diri ketika beban berlebih ada.

Pengukuran OCP VR yang diusulkan. a rangkutan output; b transient antara arus berlebihan dan beban normal

Tabel 1 menyediakan perbandingan performa LDO yang diusulkan dan beberapa LDO lain yang diterbitkan sebelumnya. Dalam perbandingan, LDO ini memiliki regulasi garis dan PSR terbaik, yang berasal dari SPT yang diusulkan. Area aktif akan semakin dikurangi jika diproduksi dalam proses yang lebih canggih.

Tabel 2 menyediakan perbandingan performa lain yang difokuskan pada LDO yang juga memiliki rentang suplai daya yang luas. Dengan bantuan DLT dan SPT yang diusulkan, pekerjaan ini memiliki regulasi garis terbaik dan rentang suplai daya yang paling luas dibandingkan LDO lain. Fungsi OCP tambahan membuat pekerjaan ini lebih kompetitif dan andal.

Kesimpulan

Regulator SPT stabil tinggi dengan DLT dan OCP diimplementasikan dalam proses BCD standar 0,35-μm. Dengan bantuan SPT, sebagian besar loop regulasi disuplai oleh tegangan keluaran yang diatur, yang bermanfaat untuk peningkatan stabilitas dan PSR. DLT yang diusulkan membantu respons transient dan stabilitas. Selain itu, rangkaian OCP tertanam dapat mencegah VR yang disajikan dari kerusakan karena beban berlebih atau rangkutan pendek. Regulasi linier VR yang diusulkan adalah 2,98 μV/V dengan VDD dari 5,5 hingga 30 V sementara tegangan keluaran yang diatur adalah 5 V, dan regulasi beban adalah 0,233 mV/mA dengan arus beban dari 0 A hingga 30 mA. Lonjakan dan celah tegangan selama perubahan arus beban juga kecil dengan menggunakan rangkaian peningkatan transient yang disajikan. PSR pada frekuensi rendah adalah −110 dB, dan lebih baik dari −64 dB hingga 10 MHz. Stabilitas loop tinggi dapat dicapai dalam rentang kapasitor keluaran dan arus beban yang luas, dan dengan itu VR yang diusulkan cocok untuk aplikasi yang memerlukan performa dan keandalan tinggi di bawah variasi kapasitor keluaran dan arus beban.

Ketersediaan Data dan Bahan

Semua data yang dihasilkan atau dianalisis selama studi ini termasuk dalam artikel yang diterbitkan ini.

Singkatan

VR:

Regulator tegangan

OCP:

Perlindungan arus berlebihan

SPT:

Teknik daya sendiri

PSR:

Penolakan suplai daya

DLT:

Teknik beban dinamis

EA:

Penguat kesalahan