Bandwidth 100-Mhz 80-dB Rentang Dinamis Modulator Delta-Sigma Waktu Kontinyu dengan Kecepatan Jam 2,4 Ghz

Pengantar

Didorong oleh meningkatnya permintaan dalam aplikasi komunikasi nirkabel seperti standar seluler, konverter analog-ke-digital (ADC) berkembang pesat untuk mendukung bandwidth sinyal (BW) dan rentang dinamis (DR) yang lebih tinggi. Persyaratan BW dalam standar komunikasi Long-Term-Evolution Advanced (LTE-A) telah meningkat menjadi 100 MHz. ADC Nyquist, biasanya ADC pipa [1, 2], telah digunakan di stasiun pangkalan makro untuk BW tinggi mereka. Namun, buffer input yang sangat diperlukan untuk menggerakkan kapasitor input sakelar termal-noise-terbatas dan filter anti-aliasing menyebabkan konsumsi daya yang signifikan dan kompleksitas desain. Selain itu, fakta bahwa ADC saluran pipa bergantung pada penguatan antar-tahap yang akurat, yang menentukan penguat residu pita lebar dan teknologi kalibrasi gain tinggi, menyebabkan kompleksitas dan disipasi daya. Δ Σ ADC dikenal dengan kinerja tinggi dan efisiensi daya yang menggunakan teknologi oversampling dan pembentukan kebisingan. Namun, persyaratan rasio oversampling (OSR), yang biasanya lebih dari 16 [3-6], menentukan frekuensi pengambilan sampel di luar GHz. Baru-baru ini, Δ Σ ADC yang melebihi 50 MHz BW telah diusulkan dengan menggunakan proses CMOS skala nano, yang memungkinkan laju jam multi-GHz. Sebelumnya, frekuensi tinggi Δ Σ ADC biasanya mengadopsi realisasi waktu kontinu (CT) [3-9] daripada realisasi waktu diskrit (DT). Yang terakhir diimplementasikan oleh rangkaian kapasitor yang diaktifkan, dan akurasinya bergantung pada pencocokan kapasitor, yang berarti operasi yang kuat di bawah variasi proses ditawarkan. Selain itu, kekebalan superior terhadap jitter jam disediakan karena konstanta waktu kapasitor dan sakelar cukup kecil. Namun, karena operasi pengambilan sampel dijalankan sebelum modulator, filter anti-aliasing diperlukan. Di sisi lain, karena persyaratan pengendapan untuk memastikan stabilitas dalam tahapan, penguat operasional dalam modulator DT diimplementasikan dengan unity-gain bandwidth (UGBW) yang lebih luas daripada modulator CT. Singkatnya, modulator DT dapat memberikan akurasi tinggi tetapi sinyal sempit [10, 11] dan banyak digunakan untuk mengimplementasikan aplikasi pengukuran seperti sensor pintar dan pencitraan biomedis. Sebaliknya, ada upaya yang lebih luas untuk merancang modulator CT untuk aplikasi frekuensi tinggi daripada yang DT dengan kompleksitas dan konsumsi daya yang sebanding.

Target desain yang menuntut BW yang lebih tinggi dalam proses tertentu menentukan OSR yang lebih rendah karena kecepatan jam yang terbatas pada proses. Untuk mencapai DR yang memadai, diperlukan pembentukan noise agresif yang diterapkan oleh urutan fungsi transfer noise tinggi, yang secara konvensional dilakukan oleh kaskade filter loop dan umumnya sama atau lebih besar dari 3 pada pekerjaan sebelumnya. Namun, urutan filter loop yang meningkat menyebabkan konsumsi daya, ketidakstabilan, dan kompleksitas desain. Arsitektur multi-stage noise-shaping (MASH) [6, 8], diimplementasikan oleh Δ lokal tingkat rendah yang mengalir. Σ modulator tanpa jalur umpan balik antara satu sama lain, digunakan untuk mengurangi masalah stabilitas tetapi dengan sensitivitas ketidakcocokan. Selain itu, modulator dengan quantizer multi-bit mendapatkan DR tinggi bersyarat dengan jumlah komparator yang meningkat secara eksponensial.

Makalah ini menjelaskan tentang modulator CT dalam CMOS 40 nm yang mencapai 80 DR lebih dari 100 MHz BW dengan konsumsi 69,7 mW menggunakan proses CMOS 40 nm. Makalah ini disusun sebagai berikut. Bagian "Metode" menjelaskan topologi modulator dan implementasi rangkaian. Bagian “Hasil dan Diskusi” menampilkan hasil simulasi, dan bagian “Kesimpulan” memberikan ringkasan pekerjaan ini.

Metode

Gambar 1 mengilustrasikan skema keseluruhan dari CT orde ke-3 yang diusulkan Δ Σ modulator dengan struktur ujung tunggal untuk penyederhanaan. Pembentukan noise orde ke-3 mendapatkan kompromi yang bagus antara DR dan stabilitas loop. Modulator yang diusulkan memiliki sampling rate 2,4 GHz dengan 12 OSR. OSR yang relatif tinggi di Δ Σ modulator melebihi 100 MHz BW memastikan DR tinggi. Modulator berisi tiga integrator RC, quantizer 4-bit dan DAC pengarah arus 4-bit. Integrator diimplementasikan oleh amplifier feedforward disipasi daya rendah yang inovatif untuk efisiensi energi yang tinggi. Umpan balik DAC memiliki setengah periode waktu pengambilan sampel penundaan ekstra untuk melonggarkan persyaratan metastabilitas quantizer. Jalur umpan balik cepat yang diimplementasikan oleh penambah pasif dan didorong langsung oleh kuantizer mewujudkan kompensasi excess-loop-delay (ELD). Topologi feedforward digunakan untuk efisiensi daya dengan mengorbankan fungsi transfer sinyal out-of-band.

Skema keseluruhan dari CT 4-bit orde ke-3 loop tunggal yang diusulkan Δ Σ modulator dengan topologi feedforward

Desain Amplifier

Penguatan penguat tinggi diperlukan di Δ Σ modulator untuk memastikan fungsi transformasi kebisingan yang diinginkan. Namun, teknologi skala nano yang digunakan untuk mencapai clock rate multi-GHz mengalami penurunan intrinsik gain. Oleh karena itu, penguat tiga tahap diadopsi untuk menerapkan penguatan DC yang cukup, seperti yang ditunjukkan pada Gambar. 2. Topologi feedforward dan kompensasi Miller digabungkan untuk meningkatkan margin fase tanpa pengurangan bandwidth penguatan unit. Amplifier feedforward telah menjadi salah satu solusi populer untuk mencapai gain tinggi dengan UGBW dan fase margin (PM) yang memadai. Bidang kiri-setengah nol yang disebabkan oleh jalur umpan-maju seharusnya secara efektif membatalkan pergeseran fase negatif kutub. Hal ini membutuhkan transkonduktansi tinggi dari amplifier pada jalur feed-forward dan mengkonsumsi daya yang signifikan. Skema keuntungan menggunakan kembali arus bias menghemat daya sedangkan membatasi g _m nilai-nilai. g . tidak memadai _m biasanya menyebabkan nol di luar UGBW dan tidak dapat memberikan margin fase yang memadai. Nol yang dioptimalkan yang terletak di bawah UGBW keseluruhan disediakan dengan menambahkan kapasitor kompensasi Miller dan resistor nulling.

Topologi penguat umpan maju tiga tahap yang diusulkan dengan kompensasi Miller

Gambar 3 menunjukkan skema tingkat transistor dari penguat yang digunakan pada integrator pertama. Transistor M ₁₋₄ membentuk tahap masukan penguat, sedangkan transistor M _9,10 dan S _13,14 membentuk tahap kedua dan ketiga, masing-masing. Transistor M ₅₋₈ dan S _11,12 buat dua jalur umpan maju berkecepatan tinggi antara input dan output sambil berbagi arus bias dengan amplifier tahap kedua dan ketiga. Mode umum (CM) keluaran tahap pertama ditetapkan secara lokal. CM keluaran tahap kedua dan tahap ke-3 ditetapkan oleh jalur umpan balik tahap kedua melintasi penguat CMFB, M _7,8 dan S _13,14 . Gambar 4 a menunjukkan simulasi respons loop terbuka pasca tata letak penguat integrator pertama dengan semua pembebanan sedangkan Gambar 4 b menunjukkan respons loop tertutup. Integrator pertama mencapai 3,6 GHz UGBW dan 57,8 ^∘ PM dengan semua efek pembebanan sambil mengkonsumsi 10,5 mW dari suplai 1,2-V. Integrator kedua dan ketiga mengadopsi topologi yang sama tetapi dengan arus bias yang diskalakan, mencapai UGBW sebesar 4,7 dan 3,3 GHz dan PM sebesar 58.0 dan 57,8 ^∘ sambil mengonsumsi masing-masing 4,3 dan 17,3 mW.

Skema level transistor penguat

Hasil simulasi pasca tata letak penguat pada integrator ke-1. a Respons ac loop terbuka; b Respons ac loop tertutup

Quantizer dan DAC

Seperti skema quantizer dan DAC yang ditunjukkan pada Gambar. 5, masing-masing terdiri dari 16 unit sel. Quantizer diwujudkan sebagai ADC flash 4-bit dengan encoder 16-level yang dihasilkan dari tangga resistif 17-tap. Quantizer, yang durasi operasinya diminta oleh ELD kurang dari setengah periode sampling untuk memastikan stabilitas loop, adalah blok kunci sebagai batasan BW maksimum.

Skema quantizer dan DAC yang disederhanakan

Untuk menerapkan ADC flash kecepatan tinggi, arsitektur komparator tiga tahap yang terdiri dari tahap preamplifier, tahap komparator dinamis, dan kait set-and-reset (SR) simetris [12], diilustrasikan seperti Gambar 6, digunakan. Preamplifier untuk pengurangan offset referensi input adalah dua pasangan diferensial beban resistif dengan sakelar reset yang menghubungkan seluruh output untuk memungkinkan pemulihan cepat. Tidak seperti komparator dinamis konvensional, pasangan diferensial dan inverter berpasangan silang dibagi menjadi dua bagian untuk meminimalkan jumlah transistor di setiap jalur arus untuk suplai tegangan rendah. Ketika jam berubah ke level tinggi, komparator dinamis mulai membuat keputusan perbandingan yang bergantung pada input. Kemudian, dua output dari setiap komparator dinamis keduanya disetel ulang ke 0 saat pengembalian jam berubah dari tinggi ke rendah, memicu regenerasi dan penguncian kait SR simetris. Karena hanya satu transistor di setiap cabang yang aktif, struktur kait SR simetris menghasilkan kemampuan mengemudi pemuatan yang kuat. Ini memungkinkan ukuran transistor kecil dengan kecepatan mati yang signifikan dan konsumsi daya yang rendah. Lebih jauh lagi, ini menghasilkan penundaan yang sama dari kedua sinyal keluaran. Kait D sebelum unit DAC peka terhadap level rendah sehubungan dengan level sinyal clock, memastikan durasi setengah ELD. Sirkuit level transistor dari unit DAC kemudi saat ini ditunjukkan pada Gambar 7.

Sirkuit tingkat transistor dari satu elemen unit kuantizer yang diusulkan

Elemen unit DAC kemudi PMOS saat ini

Hasil dan Diskusi

Prototipe Δ Σ modulator dibangun dalam proses CMOS 40-nm. Sebagai hasil pasca-simulasi dari SNR dan SDNR vs amplitudo input pada 10,2 MHz ditunjukkan pada Gambar. 8, DR 80-dB tercapai. Gambar 9 dan 10 menunjukkan spektrum simulasi dengan input nada tunggal 3,52-dBF masing-masing pada 10,2 MHz dan 97 MHz, karena 0 dBF sesuai dengan skala penuh modulator 2,4 Vpp. SNDR adalah 77,47 dB dan 76,53 dB, masing-masing. Seperti konsumsi kerusakan yang ditunjukkan pada Gambar. 11, modulator membutuhkan konsumsi daya 69,7 mW. Integrator, quantizer, dan DAC masing-masing mengkonsumsi 32,1 mW, 25,4 mW, dan 6,2 mW. Daya 6,0 mW dikonsumsi oleh arus lain termasuk buffer jam, bias arus, dan referensi tegangan. Modulator mencapai FOM Schreier sebesar 171,6 dB berdasarkan DR. Tabel 1 membandingkan karya ini dengan beberapa karya yang diterbitkan sebelumnya. Modulator yang diusulkan mencapai BW lebar dengan FOM tertinggi.

SNR dan SNDR pasca-simulasi vs. amplitudo sinyal input dengan input 10,2 MHz

Spektrum pasca-simulasi dengan input nada tunggal pada 10,2 MHz

Spektrum pasca-simulasi dengan input nada tunggal pada 97 MHz

Perincian konsumsi daya pasca-simulasi

Kesimpulan

Dalam karya ini, kami mengusulkan CT 4-bit orde ke-3 Δ Σ modulator dengan topologi feedforward loop tunggal. Modulator ini dirancang dalam proses CMOS 40-nm dan mencapai DR 80 dB pada BW 100-MHz pada kecepatan clock 2,4 GHz. Konstruksi amplifier disipasi daya rendah menghasilkan efisiensi energi yang tinggi, dan modulator mengkonsumsi 69,7 mw dari catu daya 1,2 V dan mencapai FOM Schreier sebesar 171,6 dB.

Ketersediaan Data dan Materi

Semua data yang dihasilkan atau dianalisis selama penelitian ini disertakan dalam artikel yang dipublikasikan ini.

Singkatan

ADC:

Konverter analog-ke-digital

BW:

Bandwidth

CT:

Waktu terus menerus

DR:

Rentang dinamis

DT:

Waktu diskrit

ELD:

Over-loop-delay

LTE-A:

Evolusi Jangka Panjang Lanjutan

OSR:

Rasio oversampling

PM:

Margin fase

UGBW:

Bandwidth penguatan persatuan

nanoliposom berdekorasi antibodi monoklonal PD-L1 sarat dengan Paclitaxel dan penghambat transportasi P-gp untuk kemoterapi sinergis melawan kanker lambung yang resistan terhadap berbagai obat Transistor Memori Ferroelektrik 2D MoS2 Pengoperasian Tegangan Rendah dengan Struktur Gerbang Hf1-xZrxO2