Modulator ΔΣ Waktu Kontinu 80-dB Rentang Dinamis, 100-MHz Lebar Banda pada Kecepatan Jam 2.4-GHz
Abstrak
Lebar banda modulator ΔΣ terbatas oleh kecepatan jam karena persyaratan rasio oversampling. Seiring perkembangan proses CMOS skala nanolas yang pesat, kini memungkinkan untuk merancang modulator ΔΣ waktu kontinu dengan lebar banda luas dan rentang dinamis tinggi untuk aplikasi frekuensi tinggi. Paper ini mengusulkan modulator ΔΣ waktu kontinu 3rd-order 4-bit dengan topologi single-loop feedforward. Modulator ini dirancang dalam proses CMOS 40-nm dan mencapai rentang dinamis 80-dB serta lebar banda 100-MHz pada kecepatan jam 2,4 GHz. Modulator mengkonsumsi 69,7 mW dari suplai daya 1,2 V.
Pendahuluan
Dorong oleh permintaan yang meningkat dalam aplikasi komunikasi nirkabel seperti standar seluler, pengonversi analog-ke-digital (ADC) berkembang pesat untuk mendukung lebar banda sinyal (BW) dan rentang dinamis (DR) yang lebih tinggi. Persyaratan BW dalam standar komunikasi Long-Term-Evolution Advanced (LTE-A) telah meningkat hingga 100 MHz. ADC Nyquist, biasanya pipeline ADC [1, 2], telah digunakan di stasiun dasar makro karena BW tinggi mereka. Namun, buffer input yang tidak terhindarkan untuk mengoperasi kapasitor input yang terbatas derau termal dan filter anti-aliasing menyebabkan konsumsi daya yang signifikan dan kompleksitas desain. Selain itu, fakta bahwa pipeline ADC bergantung pada gain antar-tahap yang akurat, yang menentukan amplifikasi residue wideband gain tinggi dan teknologi kalibrasi, mengarah pada kompleksitas dan disipasi daya. ADC ΔΣ dikenal karena performa tinggi dan efisiensi daya yang menggunakan teknologi oversampling dan noise shaping. Namun, persyaratan rasio oversampling (OSR), yang biasanya lebih dari 16 [3–6], menentukan frekuensi sampling di luar GHz. Baru-baru ini, ADC ΔΣ yang melebihi 50 MHz BW telah diusulkan dengan menggunakan proses CMOS skala nanolas yang memungkinkan kecepatan jam multi-GHz. Sebelumnya, ADC ΔΣ frekuensi tinggi biasanya menggunakan realizasi waktu kontinu (CT) [3–9] alih-alih realizasi waktu diskrit (DT). Terakhir diimplementasikan oleh rangkaian kapasitor diubah, dan akuratnya bergantung pada pencocokan kapasitor, yang berarti operasi yang tangguh di bawah variasi proses ditawarkan. Selain itu, imunitas yang baik terhadap jitter jam diberikan karena konstanta waktu kapasitor dan switch cukup kecil. Namun, karena operasi sampling dieksekusi sebelum modulator, filter anti-aliasing diperlukan. Di sisi lain, karena persyaratan settling untuk memastikan stabilitas dalam tahap, amplifikasi operasional dalam modulator DT diimplementasikan dengan bandwidth gain satuan (UGBW) yang lebih lebar dibandingkan modulator CT. Secara keseluruhan, modulator DT dapat memberikan akurasi tinggi tetapi sinyal sempit [10, 11] dan banyak digunakan untuk implementasi aplikasi metering seperti sensor pintar dan citra medis. Sebaliknya, telah ada upaya yang lebih luas untuk merancang modulator CT untuk aplikasi frekuensi tinggi daripada yang DT dengan kompleksitas dan konsumsi daya yang sebanding.
Target desain yang menuntut BW yang lebih tinggi dalam proses yang diberikan menentukan OSR yang lebih rendah karena kecepatan jam yang terbatas proses. Untuk mencapai DR yang cukup, noise shaping agresif yang diimplementasikan oleh orde fungsi transfer derau tinggi, yang secara konvensional dilakukan oleh kaskade filter loop dan biasanya sama atau lebih dari 3 dalam karya sebelumnya, diperlukan. Namun, peningkatan orde filter loop menyebabkan konsumsi daya, ketidakstabilan, dan kompleksitas desain. Arsitektur noise shaping multi-tahap (MASH) [6, 8], yang diimplementasikan oleh modulator ΔΣ lokal orde rendah yang dikaskade tanpa jalur umpan balik di antara satu sama lain, digunakan untuk mengatasi masalah stabilitas tetapi dengan sensitivitas ketidakcocokan. Selain itu, modulator dengan kuantizer multi-bit mendapatkan DR yang tinggi secara bersyarat dengan jumlah komparator yang meningkat eksponensial.
Paper ini menjelaskan modulator CT dalam CMOS 40 nm yang mencapai 80 DR pada 100 MHz BW dengan konsumsi 69,7 mW menggunakan proses CMOS 40 nm. Paper ini diatur sebagai berikut. Bagian "Metode" menjelaskan topologi modulator dan implementasi rangkaian. Bagian "Hasil dan Pembahasan" menunjukkan hasil simulasi, dan bagian "Kesimpulan" menyajikan ringkasan dari karya ini.
Metode
Gambar 1 mengilustrasikan skema keseluruhan dari modulator ΔΣ waktu kontinu 3rd-order yang diusulkan dengan struktur single-ended untuk kesederhanaan. Noise shaping 3rd-order mendapatkan kompromi yang baik antara DR dan stabilitas loop. Modulator yang diusulkan memiliki laju sampling 2,4 GHz dengan OSR 12. OSR yang relatif tinggi dalam modulator ΔΣ melebihi 100 MHz BW memastikan DR yang tinggi. Modulator berisi tiga integrator RC, kuantizer 4-bit, dan DAC current-steering 4-bit. Integrator diimplementasikan oleh amplifikasi feedforward inovatif dengan disipasi daya rendah untuk efisiensi energi yang tinggi. DAC umpan balik memiliki durasi penundaan setengah periode sampling tambahan untuk melegakan persyaratan metastabilitas kuantizer. Jalur umpan balik cepat yang diimplementasikan oleh penambah pasif dan dioperasikan langsung oleh kuantizer merealisasikan kompensasi excess-loop-delay (ELD). Topologi feedforward digunakan untuk efisiensi daya dengan mengorbankan fungsi transfer sinyal luar banda.
Skema keseluruhan modulator ΔΣ waktu kontinu 3rd-order 4-bit single-loop yang diusulkan dengan topologi feedforward
Desain Amplifikasi
Gain amplifikasi tinggi diperlukan dalam modulator ΔΣ untuk memastikan fungsi transformasi derau yang diinginkan. Namun, teknologi skala nanolas yang digunakan untuk mencapai kecepatan jam multi-GHz menderita gain intrinsik rendah. Oleh karena itu, amplifikasi tiga tahap diadopsi untuk mengimplementasikan DC gain yang cukup, seperti ditunjukkan pada Gambar 2. Topologi feedforward dan kompensasi Miller digabungkan untuk meningkatkan margin fase tanpa pengurangan bandwidth gain satuan. Amplifikasi feedforward telah menjadi salah satu solusi populer untuk mencapai gain tinggi dengan UGBW dan margin fase (PM) yang memadai. Nol setengah kiri yang disebabkan oleh jalur feedforward diperkirakan dapat secara efektif membatalkan pergeseran fase negatif dari tiang. Ini memerlukan transkonduktansi amplifikasi pada jalur feedforward yang tinggi dan mengkonsumsi daya yang signifikan. Skema yang menguntungkan untuk menggunakan ulang arus bias menghemat daya tetapi membatasi nilai gm. Kurangnya gm biasanya menyebabkan nol di luar UGBW dan tidak dapat memberikan margin fase yang memadai. Nol yang dioptimalkan yang terletak di bawah UGBW keseluruhan disediakan dengan menambahkan kapasitor kompensasi Miller dan resistor nol.
Topologi amplifikasi tiga tahap feedforward yang diusulkan dengan kompensasi Miller
Gambar 3 menunjukkan skema transistor-level amplifikasi yang digunakan dalam integrator pertama. Transistor M1−4 membentuk tahap input amplifikasi, sementara transistor M9,10 dan M13,14 membentuk tahap kedua dan ketiga, masing-masing. Transistor M5−8 dan M11,12 menciptakan dua jalur feedforward berkecepatan tinggi antara input dan output sambil membagi arus bias dengan amplifikasi tahap kedua dan ketiga. Output common-mode (CM) tahap pertama diperbaiki secara lokal. Output CM tahap kedua dan tahap ketiga diperbaiki oleh jalur umpan balik CMFB tahap kedua melalui amplifikasi CMFB, M7,8 dan M13,14. Gambar 4 a menunjukkan respons open-loop simulasi pasca-layout amplifikasi dari integrator pertama dengan semua beban sementara Gambar 4 b menunjukkan respons close-loop. Integrator pertama mencapai UGBW 3,6 GHz dan PM 57,8 ° dengan semua efek beban sementara mengkonsumsi 10,5 mW dari suplai 1,2 V. Integrator kedua dan ketiga mengadopsi topologi yang sama tetapi dengan arus bias yang diskalakan, mencapai UGBW 4,7 dan 3,3 GHz serta PM 58,0 dan 57,8 ° sementara mengkonsumsi 4,3 dan 17,3 mW, masing-masing.
Skema transistor-level amplifikasi
Hasil simulasi pasca-layout amplifikasi di integrator ke-1. a Respons AC open-loop; b Respons AC close-loop
Kuantizer dan DAC
Seperti skema kuantizer dan DAC yang ditampilkan pada Gambar 5, masing-masing terdiri dari 16 sel unit. Kuantizer direalisasikan sebagai ADC flash 4-bit dengan enkoder 16-level yang dihasilkan dari tangga resistif 17-tap. Kuantizer, yang durasi operasinya diminta oleh ELD untuk kurang dari setengah periode sampling untuk memastikan stabilitas loop, adalah blok kunci sebagai pembatasan BW maksimum.
Skema sederhana kuantizer dan DAC
Untuk mengimplementasikan ADC flash berkecepatan tinggi, arsitektur komparator tiga tahap yang terdiri dari tahap preamplifier, tahap komparator dinamis, dan latch set-and-reset (SR) simetris [12], diilustrasikan pada Gambar 6, digunakan. Preamplifier untuk pengurangan offset input-referensi adalah dua pasangan diferensial beban resistif dengan switch reset yang menghubungkan output untuk memungkinkan pemulihan cepat. Tidak seperti komparator dinamis konvensional, pasangan diferensial dan inverter bersilang dibagi menjadi dua bagian untuk meminimalkan jumlah transistor di setiap jalur arus untuk suplai daya rendah. Khi jam beralih ke level tinggi, komparator dinamis mulai membuat keputusan perbandingan yang bergantung pada input. Kemudian, dua output dari setiap komparator dinamis direset ke 0 saat jam kembali dari tinggi ke rendah, memicu regenerasi dan penguncian latch SR simetris. Karena hanya satu transistor di setiap cabang yang aktif, struktur latch SR simetris menghasilkan kemampuan driving beban yang kuat. Ini memungkinkan ukuran transistor kecil dengan kecepatan switch off yang signifikan dan konsumsi daya rendah. Selain itu, ini menghasilkan penundaan yang sama untuk kedua sinyal output. Latch D sebelum unit DAC adalah sensitif level rendah terhadap level sinyal jam, yang memastikan durasi setengah ELD. Rangkaian transistor-level unit DAC current steering ditampilkan pada Gambar 7.
Rangkaian transistor-level satu elemen unit kuantizer yang diusulkan
Elemen unit DAC current steering PMOS
Hasil dan Pembahasan
Prototipe modulator ΔΣ dibangun dalam proses CMOS 40-nm. Seperti hasil simulasi pasca SNR dan SDNR vs. amplitudo input pada 10,2 MHz yang ditampilkan pada Gambar 8, DR 80-dB dicapai. Gambar 9 dan 10 menunjukkan spektral simulasi dengan input single-tone −3,52-dBF pada 10,2 MHz dan 97 MHz, masing-masing, karena 0 dBF sesuai dengan skala penuh modulator 2,4 Vpp. SNDR adalah 77,47 dB dan 76,53 dB, masing-masing. Seperti breakdown konsumsi yang ditampilkan pada Gambar 11, modulator mengkonsumsi daya 69,7 mW. Integrator, kuantizer, dan DAC masing-masing mengkonsumsi 32,1 mW, 25,4 mW, dan 6,2 mW. Daya 6,0 mW dikonsumsi oleh arus lain termasuk buffer jam, bias arus, dan referensi tegangan. Modulator mencapai Schreier FOM 171,6 dB berdasarkan DR. Tabel 1 membandingkan karya ini dengan beberapa karya yang sebelumnya dipublikasikan. Modulator yang diusulkan mencapai BW luas dengan FOM tertinggi.
Post-simulasi SNR dan SNDR vs. amplitudo sinyal input dengan input 10,2-MHz
Post-simulasi spektral dengan input single-tone pada 10,2 MHz
Post-simulasi spektral dengan input single-tone pada 97 MHz
Post-simulasi breakdown konsumsi daya
Kesimpulan
Dalam karya ini, kami mengusulkan modulator ΔΣ waktu kontinu 3rd-order 4-bit dengan topologi single-loop feedforward. Modulator ini dirancang dalam proses CMOS 40-nm dan mencapai 80 dB DR pada BW 100-MHz pada kecepatan jam 2,4 GHz. Konstruksi amplifikasi dengan disipasi daya rendah menghasilkan efisiensi energi yang tinggi, dan modulator mengkonsumsi 69,7 mW dari suplai daya 1,2 V serta mencapai Schreier FOM 171,6 dB.
Ketersediaan Data dan Bahan
Semua data yang dihasilkan atau dianalisis selama studi ini termasuk dalam artikel ini.
