Gerbang “Penyangga”

Jika kita menghubungkan dua gerbang inverter bersama-sama sehingga keluaran yang satu diumpankan ke masukan yang lain, kedua fungsi inversi akan “membatalkan” satu sama lain sehingga tidak akan ada inversi dari masukan ke keluaran akhir:

Meskipun ini mungkin tampak seperti hal yang sia-sia untuk dilakukan, itu memang memiliki aplikasi praktis. Ingatlah bahwa sirkuit gerbang adalah penguat sinyal , terlepas dari fungsi logika apa yang mungkin mereka lakukan.

Sumber sinyal yang lemah (yang tidak mampu mengalirkan atau menenggelamkan banyak arus ke beban) dapat dikuatkan melalui dua inverter seperti pasangan yang ditunjukkan pada ilustrasi sebelumnya. Tingkat logika tidak berubah, tetapi kemampuan sumber arus atau sinking penuh dari inverter final tersedia untuk mendorong resistensi beban jika diperlukan.

Untuk tujuan ini, gerbang logika khusus yang disebut buffer diproduksi untuk melakukan fungsi yang sama seperti dua inverter. Simbolnya hanyalah segitiga, tanpa “gelembung” pembalik pada terminal keluaran:

Sirkuit Buffer dengan Output Kolektor Terbuka

Diagram skematik internal untuk buffer kolektor terbuka tipikal tidak jauh berbeda dengan inverter sederhana:hanya satu tahap transistor emitor umum yang ditambahkan untuk membalikkan kembali sinyal output.

Analisis Masukan “Tinggi”

Mari kita analisis rangkaian ini untuk dua kondisi:level logika input "1" dan level logika input "0." Pertama, masukan “tinggi” (1):

Seperti sebelumnya dengan rangkaian inverter, input "tinggi" tidak menyebabkan konduksi melalui dioda kemudi kiri Q1 (persimpangan PN emitor-ke-basis). Semua arus R1 melewati basis transistor Q2, menjenuhkannya:

Memiliki Q2 jenuh menyebabkan Q3 menjadi jenuh juga, menghasilkan tegangan yang sangat sedikit turun antara basis dan emitor dari transistor keluaran akhir Q4. Dengan demikian, Q4 akan berada dalam mode cutoff, tidak mengalirkan arus.

Terminal keluaran akan mengambang (tidak terhubung ke ground atau Vcc), dan ini akan setara dengan status "tinggi" pada input gerbang TTL berikutnya yang dimasukkan ke dalam terminal ini. Jadi, input "tinggi" memberikan output "tinggi".

Analisis Input “Rendah”

Dengan sinyal input "rendah" (terminal input diarde), analisisnya terlihat seperti ini:

Semua arus R1 sekarang dialihkan melalui sakelar input, sehingga menghilangkan arus basis melalui Q2. Ini memaksa transistor Q2 menjadi cutoff sehingga tidak ada arus basis yang melewati Q3 juga.

Dengan cutoff Q3 juga, Q4 akan jenuh oleh arus melalui resistor R4, sehingga menghubungkan terminal output ke ground, menjadikannya level logika "rendah". Jadi, input "rendah" memberikan output "rendah".

Diagram Skema dengan Transistor Output Tiang Totem

Diagram skema untuk rangkaian penyangga dengan transistor keluaran tiang totem sedikit lebih rumit, tetapi prinsip dasarnya, dan tentu saja tabel kebenarannya, sama dengan rangkaian kolektor terbuka:

TINJAUAN:

• Dua gerbang inverter, atau NOT, terhubung dalam "seri" untuk membalikkan, lalu membalikkan kembali, bit biner menjalankan fungsi buffer. Gerbang penyangga hanya berfungsi untuk memperkuat sinyal:mengambil sumber sinyal "lemah" yang tidak mampu mengalirkan atau menenggelamkan banyak arus, dan meningkatkan kapasitas sinyal saat ini sehingga dapat menggerakkan beban.
• Sirkuit buffer dilambangkan dengan simbol segitiga tanpa "gelembung" inverter.
• Buffer, seperti halnya inverter, dapat dibuat dalam bentuk keluaran kolektor terbuka atau keluaran tiang totem.

LEMBAR KERJA TERKAIT:

• Lembar Kerja Gerbang Logika TTL