Memulai dengan Verilog dan VHDL: Panduan Jelas Dasar-dasar HDL

Pendahuluan:

Dalam artikel ini, kami akan memperkenalkan Anda pada VHDL dan Verilog. Kami juga akan mempelajari struktur dasar modul Verilog dan terbiasa dengan tipe data ‘wire’ Verilog dan bentuk vektornya. Kami juga akan memberitahu Anda perbedaan dasar antara Verilog dan VHDL.

Apa itu Verilog?

Verilog adalah jenis Hardware Description Language (HDL), yang distandardisasi sebagai IEEE 1364. Ini paling umum digunakan dalam menggambarkan rangkaian dan sistem elektronik, digunakan dalam desain dan verifikasi rangkaian digital.

Apa itu VHDL?

VHDL juga adalah jenis Hardware Description Language (HDL) yang digunakan dalam otomatisasi desain elektronik untuk menggambarkan perilaku dan struktur sistem elektronik dan sangat cocok sebagai bahasa untuk menggambarkan struktur dan perilaku desain hardware elektronik digital serta rangkaian digital konvensional.

Apakah Saya Perlu Keduanya Verilog dan VHDL?

Sebelum kita melanjutkan, mari kita bahas apakah kita membutuhkan kedua bahasa ini? Keduanya adalah alat yang kuat yang digunakan dalam merancang rangkaian digital yang kompleks, tetapi Anda bebas untuk menguasai satu yang ingin Anda gunakan. Anda harus, namun, memiliki pemahaman dasar tentang kedua bahasa.

Evolusi Verilog

Verilog dirancang pada tahun 1984 di Gateway Design Automation. Pada tahun 1987, VHDL menjadi standar IEEE sementara Verilog memasuki panggung pada tahun 1995. Saat ini keduanya adalah HDL (Hardware Description Languages) yang kuat. Kata ‘Verilog’ berasal dari kata ‘verifikasi’ dan ‘logika’. Ini karena bahasa pertama digunakan sebagai alat simulasi dan verifikasi.

Sekarang kita akan membahas beberapa konsep Verilog.

Contoh 1:

Dalam contoh ini, mari kita tulis kode Verilog untuk rangkaian yang ditunjukkan di bawah ini.

Terdapat dua masukan dan satu keluaran yang ditampilkan dan portnya lebar satu bit. Rangkaian menunjukkan fungsi AND dari dua masukan yang menghasilkan keluaran di port out1. Deskripsi Verilog dapat ditunjukkan sebagai:

Baris 1 dan 8:

Kata kunci ‘module’ dan ‘endmodule’ digunakan untuk menentukan baris di antaranya yang menggambarkan Circuit_1.

Baris 2 hingga 6:

Baris ini menentukan antarmuka ‘Circuit_1’ dengan lingkungannya. Kata kunci ‘input’ dan ‘output’ menunjukkan port masukan dan keluaran. Setelah ini kata kunci ‘wire’ menentukan tipe data Verilog yang mewakili kabel fisik dalam desain. Terdapat tiga kabel a, b dan out1 dalam modul kita.

Baris 7:

Baris ini menggambarkan fungsionalitas AND dari rangkaian dengan operator bitwise AND ‘&’. Kata kunci ‘assign’ digunakan untuk memasukkan a & b ke port keluaran. Ini juga dikenal sebagai penugasan berkelanjutan karena selalu aktif ketika ekspresi di sisi kanan berubah, sisi kiri dievaluasi ulang yaitu keluaran terus diperbarui.

Membandingkan Contoh 1 dengan Kode VHDL:

Gambar di bawah ini menunjukkan deskripsi Verilog dan VHDL untuk modul Circuit_1.

Dalam VHDL kita harus menyertakan beberapa perpustakaan yang mendefinisikan tipe data dan operator. Oleh karena itu kode VHDL lebih deskriptif. Namun, dalam beberapa kasus ini menguntungkan seperti dalam pemodelan sistem yang lebih tinggi.

Sistem Nilai Empat Verilog:

Ada empat nilai yang digunakan dalam tipe data Verilog:

• 0: logika rendah/salah
• 1: logika tinggi/benar
• z: untuk keadaan high-impedance (juga digunakan untuk menggambarkan keluaran buffer tri-state)
• x: nilai tidak diketahui

Tipe data std_logic VHDL dapat mengambil sembilan nilai yang berbeda tetapi nilai yang umum digunakan adalah ‘0’, ‘1’, ‘Z’, dan ‘-’ (‘-’ menunjukkan nilai tidak diketahui).

Contoh 2:

Dalam contoh selanjutnya, mari kita tulis kode Verilog untuk rangkaian (Circuit_2) yang ditunjukkan dalam Gambar di bawah ini.

Kode Verilog berikut menggambarkan rangkaian yang ditunjukkan:

Elemen yang digunakan mirip dengan yang ada di contoh kita sebelumnya, namun, sinyal internal didefinisikan di baris 10. Kata kunci ‘wire’ menentukan tipe data dari koneksi ini. Operator bitwise ‘~’ digunakan untuk operasi NOT dan ‘|’ untuk operasi OR. Operator bitwise ‘^’ digunakan untuk operasi XOR.

Gambar berikut akan menunjukkan deskripsi Verilog dan VHDL untuk modul Circuit_2 sehingga Anda dapat mengamati perbedaannya.

Contoh 3:

Untuk contoh ketiga dan terakhir kami, kami akan memberikan kode Verilog untuk skematis yang ditunjukkan dalam gambar berikut: Anda akan memperhatikan port masukan merah dan biru digabungkan dengan operator AND. Hasilnya ditunjukkan oleh port keluaran. Kami dapat mengelompokkan sinyal dan memperlakukannya sebagai vektor yang akan membuat kode kami lebih kompak dan mudah dibaca. Kami dapat menggambarkan rangkaian di atas dengan menggunakan kode Verilog. Kami juga dapat dengan mudah memperluas kode dari Daftar 1 untuk menggambarkan rangkaian ini.

Ingatlah bahwa rentang indeks vektor dapat naik seperti yang ditunjukkan ([0:2]) atau turun ([2:0]). Format turun biasanya kurang rawan kesalahan dan dapat digunakan sebagai gantinya.