Manufaktur industri
Industri Internet of Things | bahan industri | Pemeliharaan dan Perbaikan Peralatan | Pemrograman industri |
home  MfgRobots >> Manufaktur industri >  >> Industrial materials >> bahan nano

SRAM 4T Terintegrasi RRAM dengan Beban Pengalihan Resistif Self-Inhibit dengan Proses Logika CMOS Murni

Abstrak

Makalah ini melaporkan memori akses acak statis non-volatil 4T2R yang kompatibel dengan logika penuh (nv-SRAM) yang menampilkan mekanisme penyimpanan data self-inhibit untuk aplikasi SRAM berdaya rendah/berkecepatan tinggi. Dengan area sel yang ringkas dan kompatibilitas logika penuh, nv-SRAM baru ini menggabungkan dua STI-ReRAM yang tertanam di dalam SRAM 4T. Data dapat dibaca/ditulis melalui struktur volatil lintas pasangan untuk mempertahankan kecepatan akses yang cepat. Data dapat disimpan secara non-volatil dalam sel SRAM baru melalui operasi self-inhibit yang unik ke beban memori akses acak resistif (RRAM), mencapai daya statis nol selama penyimpanan data.

Latar Belakang

Dalam beberapa tahun terakhir, berbagai memori akses acak statis berdaya rendah telah dikembangkan untuk memenuhi kebutuhan dalam sistem komputasi pada perangkat portabel dan aplikasi IOT [1,2,3,4,5,6]. Sebagai teknologi CMOS skala ke rezim nano-meter, kebocoran arus off-state meningkat secara drastis, yang menyebabkan memburuknya konsumsi daya statis untuk modul memori volatil [7, 8]. Konsumsi daya statis yang ditimbulkan oleh arus bocor pada transistor berskala nano telah menjadi salah satu tantangan utama bagi kemajuan SRAM berdaya rendah. [9,10,11]. Selama bertahun-tahun, struktur sel yang berbeda atau teknik operasi [12,13,14,15,16] telah diusulkan untuk meminimalkan konsumsi daya di SRAM. Beberapa sel yang baru diusulkan menggabungkan elemen penyimpanan non-volatil, seperti memori akses acak resistif (RRAM) dan memori akses acak magnetoresistif (MRAM) [17,18,19,20], untuk mencapai daya penahan nol sambil mempertahankan operasi rendah daya dan kecepatan akses yang cepat dalam memproses data yang mudah menguap. Namun, menambahkan elemen penyimpanan non-volatile ke array SRAM berbasis logika umumnya memerlukan lapisan tambahan dan/atau proses ke platform logika standar [21,22,23]. Ini pasti akan meningkatkan kompleksitas proses untuk pengembangan mereka. Selain itu, RRAM dan MRAM berbasis back-end ini memerlukan struktur penghubung yang besar, terdiri dari multi-tumpukan vias dan logam ke sel SRAM. Struktur penghubung ini meningkatkan kapasitansi parasit ke node penyimpanan data SRAM, yang mempengaruhi kecepatan akses sel SRAM non-volatil ini [24, 25]. Dalam pekerjaan kami sebelumnya [26], daya statis nol baru 4T nv-SRAM dengan RRAM dinding samping STI yang terletak di sebelah node penyimpanan mengambang SRAM 4T telah diusulkan terlebih dahulu. Dalam surat ini, nv-SRAM 4T2R yang menampilkan penyimpanan data non-volatil, daya tahan nol, dan kecepatan akses cepat akan dianalisis lebih lanjut dan dioptimalkan untuk aplikasi NVM tertanam.

Metode

Struktur Sel IMS-ReRAM

Dalam struktur 3D STI-RRAM pada Gambar. 1a, node penyimpanan resistif terdiri dari oksida logam transisi (TMO) antara dua elektroda, wilayah N+ dan colokan tungsten di sisi kiri dan kanan, masing-masing. Seperti terlihat pada gambar TEM pada Gambar 1b dan tata letak pada Gambar 1c, dengan menempatkan kontak pada daerah IMS dengan jarak yang tepat ke daerah N+, sisa SiO2 dan lapisan penghalang di bawah colokan tungsten menjadi film TMO dan hadir dengan kualitas switching resistif.

a Ilustrasi 3D sel 1T1R dengan STI-ReRAM tepat di sebelah n+ junction. b Gambar TEM yang sesuai dari simpul penyimpanan resistif yang terdiri dari oksida logam transisi, terbentuk antara kontak yang ditempatkan secara khusus dan wilayah n+ dari transistor pilihan. c Tata Letak

Ketebalan TMO dapat dikontrol dengan memilih jarak d yang tepat antara kontak dan daerah difusi N+. Berdasarkan pengukuran pada Gambar. 2a, ada korelasi positif antara tingkat resistensi awal dan jarak yang ditarik, d, ditentukan oleh masing-masing topeng yang mendefinisikan IMS dan daerah kontak. Untuk studi berikut, RRAM dengan d sama dengan 10 nm dipilih untuk tegangan pembentukan yang lebih rendah dan lebih disukai RL distribusi di kedua negara resistensi rendah (LRS) dan negara resistensi tinggi (HRS) seperti yang dirangkum dalam Gambar. 2b. Dengan kontrol tegangan wordline (WL) yang tepat selama operasi set/pembentukan, arus yang disetel dapat dijepit secara lokal oleh transistor pilihan, memungkinkan kinerja daya tahan yang lebih baik.

a Resistansi awal terukur sampel IMS-RRAM dengan d berbeda. b Probabilitas kumulatif resistansi pemuatan setelah reset/set STI-RRAM pada status resistansi tinggi dan rendah

Data pada Gambar 3 lebih lanjut mengungkapkan bahwa level arus baca di LRS dapat dikontrol dengan baik oleh tegangan gerbang, VG . Selama pembentukan di VD = 2.8 V, transistor pilihan membatasi arus maksimum yang melewati STI-RRAM setelah perangkat diatur ke LRS. Tingkat resistansi status LRS berikutnya berbanding terbalik dengan arus klem lokal, yang telah ditemukan di berbagai perangkat RRAM berbasis TaO [27, 28].

Korelasi antara tingkat resistensi pemuatan, RL,L , dan tegangan gerbang yang diterapkan selama set. Data menunjukkan bahwa RL,L yang berbeda dapat diperoleh dengan mengatur tingkat tegangan gerbang pilihan yang berbeda

Untuk memastikan karakteristik pensaklaran resistif dari STI-RRAM, waktu-untuk-set dan waktu-untuk-reset diuji, seperti yang ditunjukkan pada Gambar. 4a. Operasi penyetelan dan penyetelan ulang dapat dioptimalkan saat VSL = 2 dan 2,8 V, masing-masing. Uji ketahanan RRAM diringkas pada Gambar. 4b. Dengan menggunakan algoritme pemrograman pulsa langkah inkremental, jendela bacanya dapat tetap stabil setelah 1 juta siklus.

a Ringkasan waktu untuk mengatur dan waktu untuk mengatur ulang vs. VPP . b Hasil uji ketahanan satu juta siklus dari STI-RRAM menggunakan algoritma Incremental Step Pulse Programming

Konsep SRAM Non-volatil

Ilustrasi 3D pada Gambar 5 menunjukkan struktur sel 4T2R nv-SRAM yang baru diusulkan dan gambar TEM penampang yang sesuai di sepanjang garis potong AA. Dua STI-RRAM berfungsi sebagai node penyimpanan non-volatil dan resistor pemuatan, yang diapit di antara daerah difusi Q dan QB N+ dan kontak yang mendarat di tepi STI dengan desain jarak yang tepat. Gambar TEM menunjukkan STI-RRAM yang terbentuk dengan baik di sisi kiri dan kanan daerah isolasi dan menghasilkan sel yang cukup kompak dengan node penyimpanan non-volatil yang ditempatkan dekat pada tingkat transistor yang sama.

a Ilustrasi 3D dari struktur sel 4T2R nv-SRAM yang diusulkan dan b gambar TEM penampang yang sesuai. c Skema rangkaian sel SRAM ditunjukkan dengan dua resistor RRAM sebagai perangkat pemuatan

nv-SRAM 4T yang diusulkan dapat dioperasikan dalam mode volatil dan non-volatil. Empat status yang berbeda dan skema operasinya diilustrasikan pada Gambar 6.

Skema rangkaian sel nv-SRAM dan diagram alirnya yang sesuai untuk beralih antara operasi SRAM volatil dan non-volatil

Dalam keadaan awalnya, STI-RRAM biasanya membawa level resistensi 10 8 , sedangkan film TMO masih utuh. Melalui operasi pembentukan selimut, sel-sel nv-SRAM dapat diinisialisasi secara bersamaan dalam mode blok demi blok di VD = 2.8 V. Keduanya RL1 dan RL2 (memuat resistensi di kiri dan kanan, masing-masing) diinisialisasi ke RL,L . RL,L terakhir level 20~370 kΩ dapat dikontrol dengan memberikan tegangan WL yang berbeda selama operasi pembentukan. Sel kemudian mencapai keadaan keseimbangan, artinya kedua resistor pembebanan berada pada keadaan yang sama. Dalam keadaan ini, sel ini sekarang dapat berfungsi sebagai SRAM 4T2R tipikal, memproses data yang mudah menguap dengan cara konvensional, dengan menyimpan data dalam kait yang digabungkan silang.

Untuk menyimpan data secara non-volatile, data latched gratis dapat disimpan ke RRAM dengan mekanisme self-inhibit yang diwarisi dalam sel ini. Ketika data berhasil disimpan dalam pasangan RRAM, seseorang dapat mematikan catu daya untuk penyimpanan data permanen. Untuk mengakses status tersimpan, cukup terapkan kembali VDD ke array. Data non-volatil akan dikembalikan ke node Q dan QB secara otomatis dan dapat diakses melalui mode baca SRAM konvensional. Terakhir, untuk menyegarkan data non-volatil, operasi kumpulan selimut diterapkan ke larik SRAM sehingga larik akan kembali ke status keseimbangannya.

Hasil dan Diskusi

Analisis Listrik

Kondisi operasi untuk transisi antara tahapan yang berbeda diringkas dalam Tabel 1.

RL,L yang berbeda level dapat diperoleh dengan mengatur tegangan WL yang berbeda selama inisialisasi blok atau larik. Mempertimbangkan stabilitas dan tegangan operasi, RL,L tingkat berkisar antara 20 dan 400 kΩ pertama kali ditargetkan untuk penyelidikan dalam penelitian ini. Sesuai tegangan WL dari 0,75 hingga 1,25 V, resistansi pembebanan yang dihasilkan berkurang secara linier, seperti yang ditunjukkan pada Gambar. 3. Seperti yang diharapkan, turunkan RL,L level akan menghasilkan arus siaga yang lebih tinggi, lihat Gbr. 7. Namun, RL,L harus tetap cukup rendah untuk memastikan jendela data memperbesar besar antara dua status resistensi. Jendela data statis, dinamis, dan non-volatil perlu dipertimbangkan untuk pengoptimalan lebih lanjut dari RL,L yang ditargetkan. , yang disetel oleh kondisi inisialisasi.

a Sel SRAM 4T2R dalam kondisi ditahan. b Seperti yang diharapkan, memuat level resistensi, IL,L selama penahanan dapat diturunkan secara efektif dengan memilih RL,L yang lebih tinggi

Karakterisasi statis dan dinamis dari nv-SRAM dalam keadaan seimbang pertama-tama diselidiki, dengan mempertimbangkan sel yang diinisialisasi oleh kondisi yang berbeda. Pada Gambar. 8, static noise margin (SNM) diperoleh dari beberapa kurva kupu-kupu sel yang diinisialisasi oleh tegangan WL yang berbeda. Data mengungkapkan bahwa RL,L level memiliki efek minimal pada margin baca sel seimbang, ketika resistor pemuatan berada dalam kisaran target. Distribusi SNM dari beberapa sel dalam keadaan keseimbangan di bawah kondisi inisialisasi yang berbeda diringkas pada Gambar. 8a. SNM keseluruhan tetap cukup stabil dari sel ke sel, sementara margin baca yang wajar dapat dibuat dengan tegangan WL lebih rendah dari VDD , yang dapat bermanfaat untuk aplikasi berdaya rendah. Untuk menyelidiki karakteristik baca dan tulis dinamis sel ini pada keadaan seimbang, respons transien penulisan "1" dan "0" diringkas dalam Gambar 8b. Ditemukan bahwa RL,L . yang lebih tinggi mengurangi kecepatan pull-up ke Q, QB node, yang dapat meningkatkan sedikit waktu transien selama operasi baca dan tulis. Namun, kecepatan responsnya masih dalam kisaran yang diharapkan. Data di atas menunjukkan bahwa dalam keadaan seimbang, nv-SRAM 4T2R ini dapat memproses data volatil sebagai SRAM konvensional.

a Baca static noise margin (SNM) dari sel SRAM yang diusulkan dengan tegangan WL yang berbeda selama inisialisasi. SNM yang wajar dapat dipertahankan dalam rentang RL,L . yang cukup besar dari 20~400 kΩ. b Karakteristik baca dan tulis dinamis sel dalam kondisi beban seimbang menunjukkan waktu respons yang baik dalam nano-detik. RL,L yang lebih tinggi sedikit mengurangi kecepatan pull-up selama operasi tulis

Untuk menyimpan data dalam pasangan STI-RRAM, sel ini memungkinkan self-selective reset hanya dari satu RRAM dalam pasangan resistor pemuatan, yang memungkinkan data ditulis secara non-volatil dengan menerapkan Vpp tegangan ke node suplai ke blok sel secara seragam. Setelah data latch disimpan ke Q dan QB node, penulisan non-volatile dicapai dengan mekanisme self-inhibit dalam struktur cross-couple dengan RRAM, seperti yang ditunjukkan pada Gambar 9a. Hanya satu sisi RRAM dengan tegangan rendah pada simpul Q yang akan direset ke RL,H . Arus di cabang lain hampir nol karena transistor pull-down dimatikan oleh VQ rendah .

a Ilustrasi mekanisme self-inhibit selama penulisan data non-volatil dengan menyetel ulang satu sisi dari dua RRAM. b Perubahan dinamis dari RL dan Q, QB berpotensi memverifikasi penulisan data latch sendiri ke RRAM

Data disimpan dalam pasangan RRAM sebagai VPP pulsa diterapkan ke node suplai. Saat menulis data non-volatil, peralihan dinamis RL dan respon transien Q, potensi QB diringkas pada Gambar. 9b. Data pengukuran menyarankan bahwa untuk berhasil mengatur ulang STI-RRAM secara selektif di satu sisi, pulsa 300 ns pada Vpp = 2 V sudah cukup. Untuk memastikan operasi volatil tetap tidak terpengaruh ketika sel berada pada keadaan tidak seimbang seperti Gambar 10a, distribusi SNM sel dengan RL,H yang berbeda /RL,L rasio diringkas pada Gambar. 10b. Ditemukan bahwa rasio resistansi rendah antara status tidak menurunkan SNM penahan. Untuk memastikan bahwa sel dengan beban yang tidak seimbang, penulisan data dinamis ke sel tersebut ditandai. Data mengungkapkan bahwa kedua keadaan dapat ditulis dengan sukses, mengatasi rasio resistansi ketidakseimbangan awal 2 M/400 k, seperti yang ditunjukkan pada Gambar 10c.

a Struktur kopel silang selama beban tidak seimbang. b Margin kebisingan statis dengan tegangan WL yang berbeda selama inisialisasi. c Penulisan dinamis untuk dua status data yang berbeda. Ketidakseimbangan RL,L = 400 kΩ juga bisa ditulis

Untuk memuat kembali data volatil yang sebelumnya disimpan dalam RRAM, cukup dengan menerapkan VDD ke node catu daya, pemuatan yang tidak seimbang dalam RRAM akan dikembalikan sendiri ke node kait Q dan QB, seperti yang diilustrasikan pada Gambar 11.

Pemulihan data non-volatil yang disimpan ke Q dan QB dari status beban RRAM yang tidak seimbang. Potensi node Q dan QB keduanya dapat dipulihkan setelah daya dihidupkan kembali dalam nano-detik

Efek dan Perbandingan Parasit

Dengan memasukkan STI-RRAM yang kompatibel dengan logika penuh ke dalam sel SRAM baru ini, sel ini dapat dengan mudah diimplementasikan oleh sebagian besar proses logika standar tanpa menambahkan lapisan penutup serta langkah-langkah proses. Fitur ini dapat meningkatkan aplikasi dan fleksibilitasnya dalam berbagai modul IP memori non-volatil yang dibutuhkan di banyak sistem IC. Selain itu, nv-SRAM 4T2R yang diusulkan memiliki kapasitansi parasit yang jauh lebih kecil dibandingkan dengan nv-SRAM lain yang dilaporkan sebelumnya [29,30,31] yang memerlukan komponen non-volatil back-end-of-line (BEOL). Untuk menghubungkan simpul Q dan QB dari permukaan Si ke RRAM atau MRAM BEOL ini, diperlukan banyak tumpukan logam dan lapisan via. Struktur penghubung besar ini menyebabkan efek parasit RC yang signifikan. Kapasitansi parasit besar yang dimasukkan ke node internal di dalam sel SRAM dapat secara kritis memengaruhi waktu respons perangkat.

Untuk membandingkan efek parasit ini, nv-SRAM diselidiki berdasarkan estimasi simulasi pasca-tata letak. Dengan asumsi bahwa semua sel diimplementasikan oleh teknologi CMOS standar yang sama, kapasitansi parasit pada simpul kait meningkat karena jumlah lapisan logam meningkat untuk sel yang membutuhkan struktur penghubung yang besar. Untuk nv-SRAM baru yang menggunakan STI-RRAM, ada sedikit peningkatan kapasitansi keseluruhan pada node yang terkunci. Selain itu, ini tidak tergantung pada jumlah lapisan logam yang disesuaikan dalam sirkuit tertentu. Untuk menyelidiki lebih lanjut efek kapasitansi parasit dari kecepatan SRAM, respon dinamik simulasi sel SRAM yang diusulkan pada [29,30,31] dan pekerjaan ini dibandingkan pada Gambar. 12.

Kapasitansi parasit pada simpul kait sel nv-SRAM dari ref [30] dan bahwa dari pekerjaan ini berdasarkan teknologi CMOS 40 nm, peningkatan yang signifikan dalam kapasitansi parasit ditemukan saat jumlah lapisan logam meningkat

Kapasitansi parasit yang jauh lebih kecil dari nv-SRAM tertanam ini dapat menghasilkan waktu respons yang lebih cepat selama operasi pembacaan dinamis dalam sel SRAM. Ini mencegah dampak kapasitansi internal yang besar dari jembatan penghubung pada waktu respons larik SRAM berbasis logika.

Tabel 2 membandingkan fitur utama dari SRAM non-volatil yang dilaporkan sebelumnya yang digabungkan dengan RRAM atau MRAM back-end dan ini berfungsi. Meskipun tegangan switching status lebih tinggi, nv-SRAM berbasis STI-RRAM disajikan dengan kapasitansi parasit yang jauh lebih kecil pada node latched internal di dalam sel SRAM dan kompatibilitas logika penuh.

Degradasi Margin Kebisingan Statis Akibat Variasi

Untuk memastikan SNM yang stabil dengan subjek sel untuk memproses variasi, fluktuasi tingkat resistansi RRAM dan tegangan ambang transistor, VT , dipertimbangkan dalam penyelidikan berikut:ketidakcocokan dalam VT diketahui menyebabkan pergeseran SNM di SRAM oleh teknologi skala [32, 33]. Selain itu, juga dapat menyebabkan arus kepatuhan set yang berbeda, yang pada gilirannya dapat mengakibatkan peningkatan variasi pada tingkat resistansi kedua RL,L . Seperti yang diilustrasikan pada Gambar 13, VT different yang berbeda menyebabkan arus kepatuhan inisialisasi yang berbeda di sel STI-RRAM, yang mengarah ke ketidakcocokan lebih lanjut di RL,L . Untuk menganalisis dampak VT variasi pada SNM, kita asumsikan VT menjadi variabel acak Gaussian dengan mean dan variasi berdasarkan laporan sebelumnya [34]. Dengan simulasi Monte-Carlo, distribusi kurva kupu-kupu mengalami variasi RL,L diringkas dalam Gambar 14a. Ketika kedua variasi dalam RL,L dan VT dipertimbangkan, penyempitan signifikan dari jendela SNM diamati, seperti yang ditunjukkan pada Gambar. 14b. Peningkatan variabilitas dalam nv-SRAM perlu ditangani dalam studi mendatang.

VT variasi menyebabkan kepatuhan inisialisasi yang berbeda IL,1 dan sayaL,2

Kurva kupu-kupu oleh simulasi Monte-Carlo membandingkan degradasi SNM yang disebabkan oleh a variasi dalam RL,L setelah inisialisasi dan b variasi di kedua RL,L dan VT

Kesimpulan

SRAM non-volatil berbasis 4T2R STI-RRAM baru yang sepenuhnya kompatibel dengan logika proses logika CMOS telah berhasil ditunjukkan dalam proses logika CMOS murni pada simpul teknologi 40 nm tanpa topeng atau langkah tambahan. Sel nv-SRAM ini memiliki fitur self-inhibit, mekanisme self-restore untuk data non-volatile, kapasitansi parasit kecil pada node latch, dan nol daya statis selama penyimpanan data. Karakteristik unggul ini menjadikan nv-SRAM berbasis STI-RRAM sebagai solusi yang menjanjikan untuk aplikasi memori non-volatil logika berdaya rendah/berkecepatan tinggi di masa mendatang.


bahan nano

  1. Pengantar Sirkuit Terpadu Digital
  2. Sirkuit Terintegrasi
  3. Logika Digital Dengan Umpan Balik
  4. Sirkuit Sakelar Dioda
  5. Daya dalam rangkaian AC Resistif dan Reaktif
  6. Koreksi Faktor Daya Praktis
  7. Model Retensi TaO/HfO x dan TaO/AlO x RRAM dengan Karakteristik Sakelar Penyearah Sendiri
  8. Karakteristik Sakelar Resistif Bipolar Perangkat RRAM Struktur Trilayer HfO2/TiO2/HfO2 pada Substrat Berlapis Pt dan TiN yang Dibuat dengan Deposisi Lapisan Atom
  9. Memori Resistif ZrO2/ZrO2 − x /ZrO2 Bebas Kepatuhan dengan Perilaku Pengalihan Multistatis Antarmuka yang Dapat Dikontrol
  10. Mekanisme Konduksi dan Peningkatan Daya Tahan pada RRAM Berbasis HfO2 dengan Perawatan Nitridasi