Perangkat LVTSCR yang Kuat dan Latch-Up-Immune dengan PMOSFET Tertanam untuk Perlindungan ESD dalam Proses CMOS 28-nm
Abstrak
Penyearah terkendali silikon yang dipicu tegangan rendah (LVTSCR) diharapkan memberikan perlindungan pelepasan muatan listrik statis (ESD) untuk sirkuit terpadu tegangan rendah. Namun, biasanya rentan terhadap efek latch-up karena tegangan penahannya yang sangat rendah. Dalam makalah ini, LVTSCR baru yang disematkan dengan MOSFET tipe-p tambahan yang disebut EP-LVTSCR telah diusulkan dan diverifikasi dalam teknologi CMOS 28-nm. Perangkat yang diusulkan memiliki tegangan pemicu yang lebih rendah ~ 6.2 V dan tegangan penahan yang jauh lebih tinggi ~ 5.5 V dengan hanya 23% degradasi arus kegagalan di bawah uji pulsa saluran transmisi. Juga ditunjukkan bahwa EP-LVTSCR beroperasi dengan resistansi penyalaan yang lebih rendah sebesar ~ 1,8 Ω serta arus bocor yang andal sebesar ~ 1,8 nA yang diukur pada 3,63 V, sehingga cocok untuk perlindungan ESD pada CMOS 2.5 V/3.3 V proses. Selain itu, mekanisme pemicu dan karakteristik konduksi perangkat yang diusulkan dieksplorasi dan didemonstrasikan dengan simulasi TCAD.
Latar Belakang
Dengan miniaturisasi terus menerus dari ukuran fitur perangkat semikonduktor, kerusakan yang disebabkan oleh pelepasan muatan listrik statis (ESD) di sirkuit terpadu (IC) telah menjadi masalah yang lebih serius. Selain itu, biaya fabrikasi perangkat perlindungan ESD telah meningkat tajam karena teknologi proses yang canggih [1]. Oleh karena itu, desain perangkat perlindungan ESD dengan efisiensi dan ketahanan area yang tinggi sangat berharga.
Perangkat penyearah yang dikontrol silikon (SCR) diverifikasi untuk mempertahankan arus ESD tinggi dengan dimensi perangkat kecil karena efek umpan balik yang sangat positif dalam transistor persimpangan bipolar parasit [2]. Tetapi SCR biasanya memiliki tegangan pemicu yang tinggi (Vt1 ) yang melebihi tegangan tembus gerbang oksida dari tahap input dalam teknologi CMOS skala nano. Untuk mengurangi Vt1 dari SCR, SCR lateral yang dimodifikasi (MLSCR) dilaporkan untuk perlindungan input ESD dengan memasukkan n
+
atau p
+
daerah melintasi batas n-sumur dan p-sumur [3, 4]. Tetapi tegangan pemicu MLSCR masih lebih besar daripada tegangan tembus transistor keluaran pada buffer keluaran CMOS. Oleh karena itu, ia tidak dapat memberikan perlindungan ESD keluaran yang efisien saja.
Untuk melindungi buffer keluaran CMOS secara efisien, SCR yang dipicu tegangan rendah (LVTSCR) telah diusulkan dengan memasukkan perangkat NMOS (PMOS) saluran pendek ke dalam SCR tradisional untuk mewujudkan tegangan pemicu yang jauh lebih rendah [5,6,7] , yang setara dengan tegangan pemicu snapback dari perangkat NMOS(PMOS) yang dimasukkan. Namun, seperti perangkat SCR dan MLSCR tradisional, LVTSCR juga mengalami bahaya latch-up karena tegangan penahannya yang sangat rendah (Vh ) sekitar 2 V [8]. Efek latch-up seperti itu akan mengakibatkan kegagalan fungsi selama operasi normal dan arus tinggi yang terus-menerus untuk menghancurkan IC [9].
Ada beberapa metode yang mungkin untuk meningkatkan Vh dari LVTSCR [10,11,12,13,14,15]. Solusi yang paling umum adalah untuk memperluas wilayah basis transistor persimpangan bipolar parasit (BJT) SCR untuk mengurangi efisiensi injeksi persimpangan emitor-basis mereka [10]. Mengadopsi solusi ini, tidak hanya area tata letak perangkat akan meningkat, tetapi juga resistensi pengaktifan (Rpada ) juga harus, yang selanjutnya akan menyebabkan penurunan drastis arus kegagalannya (It2 ). Kemudian, metode yang dioptimalkan diusulkan dengan memasukkan wilayah sumur-terapung di LVTSCR dengan sedikit pengorbanan pada It2 [11], tetapi juga beroperasi dengan R . yang besar pada memimpin tegangan konduksi selangit yang melebihi tegangan tembus gerbang oksida terhadap arus kecil, sehingga mengurangi arus proteksi ESD yang efektif. Metode dengan menambahkan lapisan N-LDD/P-HALO ekstra di LVTSCR juga dapat meningkatkan Vh [12], sedangkan perangkat tersebut hanya kompatibel untuk proses tertentu dan tidak dapat digunakan secara luas dalam proses CMOS biasa. Selain itu, LVTSCR yang dipicu NMOS gerbang-ke-tanah (GGSCR) dilaporkan di [13], yang meningkatkan Vh dengan mengarahkan saluran NMOS tertanam ke anoda, tetapi mungkin menyebabkan NMOS tertanam rusak sebelum konduksi SCR dalam arus rendah. Baru-baru ini, struktur LVTSCR majemuk berkinerja rendah Vt1 serta V high yang tinggi h ditunjukkan pada [14, 15]. Struktur gabungan ini dirancang dengan kompleksitas tinggi dan persyaratan area, sehingga membatasi penerapannya dalam teknologi CMOS canggih dengan mempertimbangkan biaya desain. Oleh karena itu, perangkat perlindungan ESD yang kuat, hemat area, dan tahan latch-up sangat diinginkan dalam perlindungan ESD proses lanjutan.
Dalam makalah ini, struktur LVTSCR baru dengan transistor PMOS tertanam (EP-LVTSCR) diusulkan untuk aplikasi tegangan suplai 2,5 V/3,3 V. Perangkat yang diusulkan dibuat dalam proses CMOS 28-nm, dan karakteristik listriknya diverifikasi melalui pengukuran pulsa saluran transmisi (TLP). Mekanisme fisika perangkat yang diusulkan dieksplorasi oleh simulasi desain berbantuan komputer (TCAD). Akibatnya, struktur yang diusulkan memiliki tegangan penahan yang lebih tinggi, tegangan pemicu yang lebih rendah dengan R . yang lebih rendah pada , dan hanya sedikit penurunan It2 tanpa langkah proses tambahan.
Metode
LVTSCR konvensional dan EP-LVTSCR yang diusulkan telah dipelajari dalam makalah ini. Tampilan penampang skema dari LVTSCR konvensional dan EP-LVTSCR masing-masing ditunjukkan pada Gambar 1a, b, sedangkan rangkaian ekivalennya digambarkan dalam struktur dengan transistor parasit dan resistor sumur. Pada kedua perangkat, lapisan silisida blok (SAB) ditempatkan di atas sebagian wilayah ND yang akan menginduksi resistensi pemberat dengan mencegah pembentukan lapisan silisida [16, 17]. Pada LVTSCR konvensional, transistor NMOS dimasukkan ke dalam PWELL dengan pengaturan drain (ND) melintasi NWELL dan PWELL, sedangkan sumber dan gerbangnya terhubung ke ground (GND) bersama-sama, yang dapat dilihat pada Gambar 1a. Selama stres ESD, parasit lateral p-n-p BJT (Q1) dan parasit lateral n-p-n BJT (Q2 dan Q3) akan dihidupkan secara bertahap. Dalam kondisi seperti itu, transistor Q1 dan Q2 digabungkan untuk membentuk jalur konduksi SCR yang akan mendominasi pelepasan arus, di mana jalur konduksi SCR ditunjukkan oleh garis putus-putus.
Tampilan penampang a LVTSCR konvensional dan b EP-LVTSCR yang diusulkan
Dibandingkan dengan LVTSCR konvensional, EP-LVTSCR memiliki transistor PMOS (T1) tambahan yang tertanam di NWELL karena gerbang dan salurannya terhubung ke ND dengan logam, yang ditunjukkan pada Gambar 1b. Ketika pulsa ESD diterapkan ke anoda EP-LVTSCR, dioda N+/NWELL/N+/PWELL/P+ yang dibias mundur akan konduksi terlebih dahulu jika tegangan zapping lebih tinggi dari tegangan tembus N+/PWELL. Kemudian, lubang/elektron yang dihasilkan oleh efek pengali longsoran akan mengalir menuju katoda/anoda, sehingga meningkatkan rapat arus di NWELL/PWELL, dan selanjutnya meningkatkan potensial jatuh di seluruh NWELL/PWELL. Setelah tegangan total jatuh pada RNW1 dan RNW2 , yang setara dengan jatuh tegangan antara sumber dan gerbang (− Vgs ) dari T1, melebihi tegangan ambangnya (Vth ) sekitar 0,9 V, T1 akan dihidupkan. Selanjutnya, transistor n-p-n lateral parasit Q2 dan Q3 akan dipicu dengan mengandalkan konduksi persimpangan emitor-basis mereka. Terlihat bahwa penghantaran T1 akan menurunkan Rpada melintasi NWELL, dan dengan demikian Q2 dan Q3 dapat dipicu pada tegangan yang lebih rendah. Saat arus terus meningkat, tegangan jatuh pada RNW1 naik menjadi sekitar 0,7 V dan menyalakan Q1 dan transistor p-n-p lateral parasit dari PMOS (Q4). Akhirnya, jalur SCR menyala melawan konduksi jalur cabang.
Beberapa laporan menunjukkan bahwa tegangan penahan SCR terutama ditentukan oleh perbedaan potensial di seluruh wilayah penipisan NWELL/PWELL Vdep [18,19,20], yang berbanding terbalik dengan pembawa minoritas (elektron/lubang) yang disuntikkan ke daerah deplesi. Sedangkan jalur cabang EP-LVTSCR dapat mengekstrak lubang/elektron yang disuntikkan ke daerah deplesi dari jalur SCR, sehingga meningkatkan Vh dari EP-LVTSCR.
Untuk lebih mendemonstrasikan mekanisme fisika EP-LVTSCR, simulasi TCAD telah dilakukan, di mana model fisika seperti mobilitas, rekombinasi, termodinamika, dan kerapatan intrinsik efektif diintegrasikan dan metode matematika seperti ekstrapolasi, kendali RelErr, dan arus searah perhitungan yang digunakan. Pemodelan arus ESD dengan pulsa 1,2 A dengan waktu naik 10 ns diterapkan masing-masing ke anoda EP-LVTSCR dan LVTSCR konvensional, di mana substrat perangkat dianggap sebagai satu-satunya heat sink dan suhu sekitar ditetapkan sebagai 300 K.
Hasil simulasi dari distribusi kerapatan arus total EP-LVTSCR pada 500 ps dan 5 ns masing-masing ditunjukkan pada Gambar 2a, b. Pada 500 ps, distribusi kerapatan arus terkonsentrasi pada transistor T1 dan Q2, yang menunjukkan bahwa rangkaian T1/Q2 telah dihidupkan sebagai jalur pemicu yang ditunjukkan pada Gambar 2a. Ketika waktu meningkat menjadi 5 ns, jalur SCR dan jalur cabang telah berjalan seperti yang dapat diamati pada Gambar 2b. Pada saat ini, bagian dari lubang/elektron yang dihasilkan oleh P+/N+ diekstraksi dari NWELL/PWELL untuk mengalir melalui jalur cabang, yang diilustrasikan oleh lubang horizontal dan kerapatan arus elektron dari struktur yang diusulkan yang ditunjukkan pada Gambar. 2c, d . Selanjutnya, distribusi potensial elektrostatik LVTSCR konvensional dan EP-LVTSCR pada 5 ns dibandingkan pada Gambar 3a, b. Jelas, potensi puncak di dalam EP-LVTSCR lebih tinggi. Hasil simulasi ini memberikan bukti langsung untuk asumsi di atas tentang tegangan holding EP-LVTSCR yang lebih tinggi yang dihasilkan dari jalur cabang yang ditunjukkan pada Gambar. 1b.
a . simulasi TCAD distribusi rapat arus total pada t = 500 ps, b distribusi rapat arus total pada 5 ns, c distribusi rapat arus elektron horizontal pada 5 ns dan d distribusi kerapatan arus lubang horizontal pada 5 ns dari EP-LVTSCR yang diusulkan di bawah tegangan 1,2A-TLP
Distribusi potensial elektrostatik simulasi TCAD dari a EP-LVTSCR yang diusulkan dan b LVTSCR konvensional di t = 5 ns di bawah tekanan 1.2A-TLP
Hasil dan diskusi
LVTSCR dan EP-LVTSCR konvensional diimplementasikan dalam proses CMOS logika 28-nm 2.5 V/3.3 V dengan lebar yang sama 40 um, dan topologi tata letaknya masing-masing ditunjukkan pada Gambar 4a, b. Untuk menghindari efek parasit yang terkait dengan substrat, cincin pelindung tipe-P (PGR) digunakan di kedua struktur, dan setiap PGR terhubung ke GND [21]. Gandar tengah ND sejajar dengan persimpangan NWELL/PWELL, dan parameter D1 digunakan untuk menggambarkan setengah dari panjang ND, sedangkan D2 adalah panjang wilayah SAB.
Topologi tata letak a LVTSCR konvensional dan b EP-LVTSCR yang diusulkan
Karakteristik ESD dari LVTSCR dan EP-LVTSCR konvensional diukur menggunakan penguji TLP Hanwa TED-T5000 dengan waktu naik 10 ns dan lebar pulsa 100 ns, dan arus bocor diukur di bawah bias tegangan DC 3,63 V (1,1 * VDD) setelah masing-masing stres TLP. TLP I–V terukur dan karakteristik kebocoran EP-LVTSCR dan LVTSCR ditunjukkan pada Gambar 5. Rupanya, EP-LVTSCR memiliki V yang lebih tinggi h sebesar 5,49 V dibandingkan dengan LVTSCR konvensional sebesar 2,18 V. Meskipun EP-LVTSCR memiliki peningkatan yang signifikan pada tegangan penahan, It2 baru saja berkurang sekitar 0,29 A, yang diuntungkan dari asisten jalur arus cabang. Selain itu, EP-LVTSCR juga melakukan Vt1 menurun dari 6,49 menjadi 6,18 V. Untuk pin IO 2,5 V atau 3,3 V dalam proses CMOS 28-nm, jendela desain ESD berkisar antara 3,63 hingga 9,4 V dengan pertimbangan margin keamanan 10%. Oleh karena itu, EP-LVTSCR yang diusulkan dapat digunakan sebagai solusi perlindungan ESD yang valid untuk port IO 2.5 V/3.3 V dengan mengatasi masalah penguncian dalam struktur tipe LVTSCR tradisional.
TLP I–V terukur dan arus bocor EP-LVTSCR dan LVTSCR konvensional dengan area die yang sama
Dalam artikel ini, karakteristik kelistrikan dari proteksi ESD yang diusulkan dioptimalkan dengan memodifikasi variabel desain D1 dan D2. Gambar 6 mengilustrasikan hasil pengukuran TLP EP-LVTSCR dengan dua D1 yang berbeda. Terlihat bahwa kurva I–V dari EP-LVTSCR menunjukkan dua wilayah snapback karena efek multi-pemicu selama perangkat dihidupkan. Wilayah snapback pertama I menyarankan konduksi jalur pemicu yang ditunjukkan pada Gambar. 2a, sedangkan snapback kedua wilayah II diinduksi oleh pengaktifan jalur SCR. Saat D1 berkurang dari 1,25 menjadi 0,5 um, It2 berkurang sekitar 0,1 A dan arus penahan di snapback kedua meningkat sekitar 0,17 A. Ini karena resistansi sumur RNW2 dan RPW2 (Gbr. 1) berkurang dengan penurunan D1, sehingga membutuhkan lebih banyak arus untuk memicu dan mempertahankan konduksi SCR.
TLP I–V terukur dan arus bocor EP-LVTSCR dengan dua D1 berbeda
Gambar 7 menunjukkan hasil TLP I–V EP-LVTSCR dengan tiga D2 yang berbeda. Ketika D2 meningkat dari 0,75 menjadi 2,25 µm, resistensi pemberat ND meningkat secara bertahap, menghasilkan peningkatan resistensi jalur cabang, dan pembesaran lebih lanjut di Rpada , yang dapat diamati dengan variasi kemiringan kurva karakteristik IV pada Gambar. 7. Akibatnya, Vh meningkat dari 5,5 menjadi 5,8 V dengan peningkatan D2 dan tanpa perubahan signifikan pada It2 .
TLP I–V terukur dan arus bocor EP-LVTSCR dengan tiga D2 berbeda
Kesimpulan
Perangkat ESD yang disempurnakan yang disebut EP-LVTSCR telah dirancang dan dibuat dalam teknologi CMOS 28-nm. Mekanisme perangkat yang diusulkan juga ditunjukkan dengan simulasi TCAD. Dibandingkan dengan LVTSCR konvensional, EP-LVTSCR yang diusulkan memiliki tegangan pemicu yang lebih rendah sebesar 6,2 V dan tegangan penahan yang jauh lebih tinggi sebesar 5,5 V karena mekanisme pemicu yang lebih baik dan efek konduksi cabang. Dengan peningkatan yang lebih tinggi dalam Vh , arus kegagalan EP-LVTSCR hanya berkurang sekitar 20%. Selain itu, struktur yang diusulkan beroperasi dengan resistansi penyalaan yang lebih rendah serta arus bocor yang andal sekitar 2 nA pada tegangan 3,63 V, sehingga sangat cocok untuk melindungi pin I/O 2,5 V/3.3 V. Selain itu, EP-LVTSCR juga diharapkan memberikan perlindungan ESD pada sirkuit daya 5 V dengan manfaat dari karakteristik tegangan penahan yang dapat disesuaikan.
Ketersediaan data dan materi
Semua data yang dihasilkan atau dianalisis selama penelitian ini disertakan dalam artikel yang dipublikasikan ini.
