LVTSCR Tahan Latch-Up dengan PMOSFET Terintegrasi untuk Perlindungan ESD Tingkat Tinggi dalam CMOS 28-nm

Abstrak

Silicon-controlled rectifier yang dipicu tegangan rendah (LVTSCR) diharapkan dapat memberikan perlindungan electrostatic discharge (ESD) untuk rangkaian terpadu tegangan rendah. Namun, ia biasanya rentan terhadap efek latch-up karena tegangan tahan yang sangat rendah. Dalam makalah ini, LVTSCR baru yang disematkan dengan MOSFET tipe p tambahan yang disebut EP-LVTSCR telah diusulkan dan diverifikasi dalam teknologi CMOS 28-nm. Perangkat yang diusulkan memiliki tegangan pemicu lebih rendah sekitar 6,2 V dan tegangan tahan yang signifikan lebih tinggi sekitar 5,5 V dengan degradasi hanya 23% dari arus kegagalan di bawah tes transmission line pulse. Juga ditunjukkan bahwa EP-LVTSCR bekerja dengan resistansi nyala lebih rendah sekitar 1,8 Ω serta arus bocor yang andal sekitar 1,8 nA diukur pada 3,63 V, membuatnya cocok untuk perlindungan ESD dalam proses CMOS 2,5 V/3,3 V. Selain itu, mekanisme pemicu dan karakteristik konduktif perangkat yang diusulkan dijelajahi dan divisualisasikan dengan simulasi TCAD.

Latar Belakang

Dengan pengurangan berkelanjutan ukuran fitur perangkat semiconductor, kerusakan yang diinduksi oleh electrostatic discharge (ESD) dalam rangkaian terpadu (IC) telah menjadi masalah yang lebih serius. Selain itu, biaya pembuatan perangkat perlindungan ESD telah meningkat tajam karena teknologi proses yang canggih [1]. Oleh karena itu, desain perangkat perlindungan ESD yang efisien luas area dan kuat sangat berharga.

Perangkat silicon-controlled rectifier (SCR) telah diverifikasi dapat menahan arus ESD tinggi dengan dimensi perangkat kecil karena efek masukan positif yang kuat pada transistor bipolar parasitnya [2]. Namun, SCR biasanya memiliki tegangan pemicu (V_t1) yang tinggi yang melebihi tegangan hancur oksida gerbang tahapan input dalam teknologi CMOS skala nano. Untuk mengurangi V_t1 SCR, modified lateral SCR (MLSCR) telah dilaporkan untuk perlindungan ESD input dengan menyisipkan wilayah n⁺ atau p⁺ yang terdot berat di seluruh batas n-well dan p-well [3, 4]. Namun, tegangan pemicu MLSCR masih lebih tinggi dari tegangan hancur transistor output dalam buffer output CMOS. Oleh karena itu, ia tidak dapat memberikan perlindungan ESD output yang efisien sendiri.

Untuk melindungi buffer output CMOS secara efisien, low-voltage-triggered SCR (LVTSCR) telah diusulkan dengan menyisipkan perangkat NMOS (PMOS) saluran pendek ke dalam SCR tradisional untuk menghasilkan tegangan pemicu yang jauh lebih rendah [5,6,7], yang setara dengan tegangan pemicu snapback dari perangkat NMOS(PMOS) yang disisipkan. Namun, seperti SCR tradisional dan MLSCR, LVTSCR juga menderita bahaya latch-up karena tegangan tahan (V_h) yang sangat rendah sekitar 2 V [8]. Efek latch-up ini akan mengakibatkan kegagalan selama operasi normal dan arus tinggi yang berkelanjutan yang merusak IC [9].

Ada beberapa metode yang mungkin untuk meningkatkan V_h LVTSCR [10,11,12,13,14,15]. Solusi yang paling umum adalah memperluas wilayah dasar dari transistor bipolar parasit (BJT) SCR untuk mengurangi efisiensi injeksi juncinya [10]. Dengan mengadopsi solusi ini, tidak hanya luas tata letak perangkat akan meningkat, tetapi resistansi nyala (R_on) juga harus, yang lebih lanjut akan mengakibatkan degradasi drastis dari arus kegagalan (I_t2). Kemudian, metode yang dioptimalkan diusulkan dengan menyisipkan wilayah n-well floating dalam LVTSCR dengan pengorbanan yang lebih sedikit pada I_t2 [11], namun ia juga bekerja dengan R_on yang besar yang mengakibatkan tegangan konduksi yang berlebihan yang melebihi tegangan hancur oksida gerbang terhadap arus kecil, sehingga mengurangi arus perlindungan ESD efektifnya. Metode dengan menambahkan lapisan N-LDD/P-HALO tambahan dalam LVTSCR juga dapat meningkatkan V_h [12], sementara perangkat ini hanya kompatibel untuk proses tertentu dan tidak dapat digunakan secara luas dalam proses CMOS biasa. Selain itu, gate-to-ground NMOS-triggered LVTSCR (GGSCR) telah dilaporkan dalam [13], yang meningkatkan V_h dengan mengarah drain NMOS yang disematkan ke anode, namun itu mungkin menyebabkan NMOS yang disematkan rusak sebelum konduksi SCR pada arus rendah. Akhir-akhir ini, struktur LVTSCR gabungan yang melakukan V_t1 rendah serta V_h tinggi telah divisualisasikan dalam [14, 15]. Struktur gabungan ini dirancang dengan kompleksitas dan kebutuhan luas area yang tinggi, sehingga membatasi aplikasinya dalam teknologi CMOS canggih dengan mempertimbangkan biaya desain. Oleh karena itu, perangkat perlindungan ESD yang kuat, efisien luas area, dan imun latch-up sangat diinginkan dalam perlindungan ESD proses canggih.

Dalam makalah ini, struktur LVTSCR baru dengan transistor PMOS disematkan (EP-LVTSCR) diusulkan untuk aplikasi tegangan pasokan 2,5 V/3,3 V. Perangkat yang diusulkan diproduksi dalam proses CMOS 28-nm, dan karakteristik listriknya diverifikasi melalui pengukuran transmission line pulse (TLP). Mekanisme fisika perangkat yang diusulkan dijelajahi oleh simulasi teknologi computer-aided design (TCAD). Akibatnya, struktur yang diusulkan memiliki tegangan tahan yang lebih tinggi, tegangan pemicu yang lebih rendah dengan R_on yang lebih rendah, dan hanya penurunan sedikit pada I_t2 tanpa langkah proses tambahan.

Metode

LVTSCR konvensional dan EP-LVTSCR yang diusulkan telah dipelajari dalam makalah ini. Tampilan lintang skematik LVTSCR konvensional dan EP-LVTSCR ditunjukkan dalam Gambar 1a, b, masing-masing, sedangkan rangkaian ekivalennya digambarkan di dalam struktur dengan transistor parasit dan resistor well. Dalam kedua perangkat, lapisan silicide block (SAB) ditempatkan di atas sebagian wilayah ND yang akan mengindukt resistansi balast dengan mencegah pembentukan lapisan silicide [16, 17]. Dalam LVTSCR konvensional, transistor NMOS disisipkan dalam PWELL dengan drainnya (ND) melintasi NWELL dan PWELL, sementara sumber dan gerbangnya terhubung ke ground (GND) bersama, yang dapat dilihat dalam Gambar 1a. Selama stres ESD, BJT lateral p-n-p parasit (Q1) dan BJT lateral n-p-n parasit (Q2 dan Q3) akan secara bertahap dinyalakan. Dalam kondisi ini, Q1 dan Q2 dikomposisi untuk membentuk jalur konduksi SCR yang akan mendominasi pengosongan arus, di mana jalur konduksi SCR ditunjukkan oleh garis putus-putus.

Dibandingkan dengan LVTSCR konvensional, EP-LVTSCR memiliki transistor PMOS tambahan (T1) disematkan dalam NWELL dengan gerbang dan drainnya terhubung ke ND dengan logam, yang ditunjukkan dalam Gambar 1b. Ketika pulsa ESD diberikan pada anode EP-LVTSCR, dioda N+/NWELL/N+/PWELL/P+ yang bias terbalik akan konduksi terlebih dahulu jika tegangan zapping lebih tinggi dari tegangan hancur N+/PWELL. Kemudian, lubang/elektron yang dihasilkan oleh efek pengalir lawin akan mengalir ke katoda/anode, sehingga meningkatkan kepadatan arus di NWELL/PWELL, dan lebih meningkatkan potensi jatuh di seluruh NWELL/PWELL. Setelah total penurunan tegangan pada R_NW1 dan R_NW2, yang setara dengan penurunan tegangan antara sumber dan gerbang (− V_gs) T1, melebihi tegangan ambang (V_th) T1 sekitar 0,9 V, T1 akan dinyalakan. Selanjutnya, transistor lateral n–p–n parasit Q2 dan Q3 akan dipicu berdasarkan konduksi juncinya. Perhatikan bahwa konduksi T1 akan menurunkan R_on di seluruh NWELL, dan oleh karena itu Q2 dan Q3 dapat dipicu pada tegangan yang lebih rendah. Seiring bertambahnya arus, penurunan tegangan pada R_NW1 naik hingga sekitar 0,7 V dan menyalakan Q1 dan transistor lateral p–n–p parasit dari PMOS (Q4). Akhirnya, jalur SCR menyala melawan jalur cabang yang mengkonduksi.

Beberapa laporan menunjukkan bahwa tegangan tahan SCR terutama ditentukan oleh perbedaan potensi di seluruh wilayah depleksi NWELL/PWELL V_dep [18,19,20], yang berbanding terbalik dengan pemegang minor (elektron/lubang) yang disuntikkan ke dalam wilayah depleksi. Sementara jalur cabang EP-LVTSCR dapat mengekstrak lubang/elektron yang disuntikkan ke dalam wilayah depleksi dari jalur SCR, sehingga meningkatkan V_h EP-LVTSCR.

Untuk menjelaskan lebih lanjut mekanisme fisika EP-LVTSCR, simulasi TCAD telah dilakukan, di mana model fisika seperti mobilitas, rekombinasi, termodinamika, dan densitas intrinsik efektif diintegrasikan dan metode matematika seperti ekstrapolasi, RelErrcontrol, dan komputasi arus langsung digunakan. Pemodelan arus ESD dengan pulsa 1,2 A dengan waktu rise 10 ns diterapkan pada anode EP-LVTSCR dan LVTSCR konvensional, masing-masing, di mana substrat perangkat dianggap sebagai pembuang panas tunggal dan suhu lingkungan diatur menjadi 300 K.

Hasil simulasi distribusi kepadatan arus total EP-LVTSCR pada 500 ps dan 5 ns ditunjukkan dalam Gambar 2a, b, masing-masing. Pada 500 ps, distribusi kepadatan arus terkonsentrasi pada transistor T1 dan Q2, yang menunjukkan bahwa seri T1/Q2 telah menyala sebagai jalur pemicu yang ditunjukkan dalam Gambar 2a. Ketika waktu naik menjadi 5 ns, baik jalur SCR maupun jalur cabang telah mengkonduksi seperti yang dapat diamati dalam Gambar 2b. Pada saat ini, sebagian lubang/elektron yang dihasilkan oleh P+/N+ diekstrak dari NWELL/PWELL untuk mengalir melalui jalur cabang, yang diilustrasikan oleh distribusi kepadatan arus lubang dan elektron horizontal dari struktur yang diusulkan yang ditunjukkan dalam Gambar 2c, d. Lebih lanjut, distribusi potensi elektrostatis LVTSCR konvensional dan EP-LVTSCR pada 5 ns dibandingkan dalam Gambar 3a, b. Jelas, puncak potensi di dalam EP-LVTSCR lebih tinggi. Hasil simulasi ini memberikan bukti langsung untuk asumsi di atas mengenai tegangan tahan yang lebih tinggi EP-LVTSCR yang dihasilkan dari jalur cabang yang ditunjukkan dalam Gambar 1b.

Hasil dan pembahasan

LVTSCR konvensional dan EP-LVTSCR diimplementasikan dalam proses logika CMOS 28-nm 2,5 V/3,3 V dengan lebar yang sama 40 um, dan tata letak topologinya ditunjukkan dalam Gambar 4a, b, masing-masing. Untuk menghindari efek parasit yang terkait dengan substrat, guard ring tipe P (PGR) digunakan dalam kedua struktur, dan setiap PGR terhubung ke GND [21]. Sumbu pusat ND diatur dengan juncinya NWELL/PWELL, dan parameter D1 digunakan untuk menggambarkan setengah panjang ND, sementara D2 adalah panjang wilayah SAB.

Karakteristik ESD LVTSCR konvensional dan EP-LVTSCR diukur menggunakan penguji TLP Hanwa TED-T5000 dengan waktu rise 10 ns dan lebar pulsa 100 ns, dan arus bocor diukur di bawah bias tegangan DC 3,63 V (1,1 * VDD) setelah setiap stres TLP. Karakteristik TLP I–V dan bocor yang diukur dari EP-LVTSCR dan LVTSCR ditunjukkan dalam Gambar 5. Jelas, EP-LVTSCR memiliki V_h yang lebih tinggi 5,49 V dibandingkan dengan LVTSCR konvensional 2,18 V. Meskipun EP-LVTSCR memiliki peningkatan yang signifikan pada tegangan tahan, I_t2 hanya menurun sekitar 0,29 A, yang berkat bantuan jalur arus cabang. Selain itu, EP-LVTSCR juga melakukan V_t1 menurun dari 6,49 menjadi 6,18 V. Untuk pin IO 2,5 V atau 3,3 V dalam proses CMOS 28-nm, jendela desain ESD berkisar dari 3,63 hingga 9,4 V dengan pertimbangan margin keselamatan 10%. Oleh karena itu, EP-LVTSCR yang diusulkan dapat digunakan sebagai solusi perlindungan ESD yang valid untuk port IO 2,5 V/3,3 V dengan mengatasi masalah latch-up dalam struktur tipe LVTSCR tradisional.

Dalam artikel ini, karakteristik listrik perlindungan ESD yang diusulkan dioptimalkan dengan memodifikasi variabel desain D1 dan D2. Gambar 6 menggambarkan hasil pengukuran TLP EP-LVTSCR dengan dua D1 yang berbeda. Perhatikan bahwa kurva I–V EP-LVTSCR menunjukkan dua wilayah snapback karena efek pemicu multi saat nyala perangkat. Wilayah snapback pertama I menunjukkan konduksi jalur pemicu yang ditunjukkan dalam Gambar 2a, sementara snapback kedua wilayah II diinduksi oleh nyala jalur SCR. Ketika D1 berkurang dari 1,25 menjadi 0,5 um, I_t2 menurun sekitar 0,1 A dan arus tahan dalam snapback kedua meningkat sekitar 0,17 A. Ini karena resistansi well R_NW2 dan R_PW2 (Gambar 1) berkurang dengan penurunan D1, sehingga membutuhkan lebih banyak arus untuk memicu dan mempertahankan konduksi SCR.

Gambar 7 menunjukkan hasil TLP I–V EP-LVTSCR dengan tiga D2 yang berbeda. Ketika D2 meningkat dari 0,75 hingga 2,25 µm, resistansi balast ND meningkat secara bertahap, yang mengakibatkan peningkatan resistansi jalur cabang, dan lebih lanjut memperbesar R_on, yang dapat diamati oleh variasi kemiringan kurva karakteristik IV dalam Gambar 7. Akibatnya, V_h meningkat dari 5,5 menjadi 5,8 V dengan peningkatan D2 dan tanpa perubahan signifikan pada I_t2.

Kesimpulan

Perangkat ESD yang ditingkatkan yang disebut EP-LVTSCR telah dirancang dan diproduksi dalam teknologi CMOS 28-nm. Mekanisme perangkat yang diusulkan juga divisualisasikan dengan simulasi TCAD. Dibandingkan dengan LVTSCR konvensional, EP-LVTSCR yang diusulkan memiliki tegangan pemicu lebih rendah 6,2 V dan tegangan tahan yang signifikan lebih tinggi 5,5 V karena mekanisme pemicu yang ditingkatkan dan efek konduksi cabang. Dengan peningkatan V_h seperti itu, arus kegagalan EP-LVTSCR hanya menurun sekitar 20%. Selain itu, struktur yang diusulkan bekerja dengan resistansi nyala lebih rendah serta arus bocor yang andal sekitar 2 nA pada tegangan 3,63 V, jadi sangat dapat diterapkan untuk melindungi pin I/O 2,5 V/3,3 V. Selain itu, EP-LVTSCR juga diharapkan dapat memberikan perlindungan ESD pada rangkaian daya 5 V dengan manfaat dari karakteristik tegangan tahan yang dapat disesuaikan.

Ketersediaan data dan bahan

Semua data yang dihasilkan atau dianalisis selama penelitian ini termasuk dalam artikel yang dipublikasikan ini.

Singkatan

ESD:

Electrostatic discharge

SCR:

Silicon-controlled rectifier

MLSCR:

Modified lateral SCR

LVTSCR:

Low-voltage-triggered SCR

CMOS:

Complementary metal oxide semiconductor

IC:

Integrated circuits

V _t1 :

Tegangan pemicu

V _h :

Tegangan tahan

BJT:

Bipolar junction transistors

R _on :

Resistansi nyala

I _t2 :

Arus kegagalan

TLP:

Transmission line pulse

TCAD:

Technology computer-aided design

SAB:

Silicide block

V _th :

Tegangan ambang

DC:

Direct current