nv-SRAM 4T2R Sepenuhnya Kompatibel CMOS Menggunakan STI-RRAM dengan Beban Inhibi Daya – Nol Daya Statis dan Kecepatan Tinggi
Abstrak
Kami menyajikan nv-SRAM 4-transistor/2-resistor (4T2R) baru yang mengintegrasikan memori acak resistif (RRAM) berbasis STI secara langsung dalam proses logika CMOS standar. Sel ini menggunakan mekanisme beban inhibi diri yang memungkinkan data disimpan secara non-volatil sambil mempertahkan karakteristik baca/tulis cepat dari SRAM konvensional. Karena RRAM berada di wilayah STI yang berdekatan dengan node floating, desain ini mempertahankan kompatibilitas logika penuh tanpa lapisan proses tambahan, mencapai daya statis nol selama retensi data.
Latar Belakang
Saat penskalaan CMOS memasuki regime nanometer, arus kebocoran dalam sel SRAM standar meningkat secara tajam, mendorong konsumsi daya statis ke tingkat yang tidak dapat diterima untuk perangkat portabel dan IoT. Peneliti telah mengeksplorasi berbagai topologi sel dan skema biasing untuk mengatasi masalah ini, seringkali menyertakan elemen penyimpanan non-volatil seperti RRAM atau MRAM untuk menghilangkan daya tahan sambil mempertahankan kecepatan. Namun, integrasi NVM ini biasanya memerlukan lapisan BEOL tambahan atau langkah proses khusus, yang menambah kompleksitas dan meningkatkan kapasitas parasit yang memperlambat waktu akses. Dalam karya sebelumnya kami, kami memperkenalkan nv-SRAM 4T dengan daya statis nol yang menggunakan STI-RRAM di samping node floating. Karya ini memperluas konsep tersebut dengan menyajikan nv-SRAM 4T2R yang sepenuhnya kompatibel logika yang memberikan baik daya tahan nol maupun operasi kecepatan tinggi sambil tetap dapat diimplementasikan dalam alur logika CMOS 40 nm.
Metode
Struktur Sel STI-RRAM
Desain STI-RRAM 3-D (Gambar 1a) menempatkan film oksida logam transisi (TMO) antara sumber N+ dan soket tungsten. Dengan menempatkan kontak di STI dengan jarak yang ditentukan Δd dari difusi N+, ketebalan TMO – dan dengan demikian resistansi perangkat – dikontrol secara tepat. Gambar TEM (Gambar 1b) dan skema tata letak (Gambar 1c) mengonfirmasi bahwa RRAM yang dihasilkan membentuk keadaan resistansi tinggi (≈10⁸ Ω) awal. Data eksperimental (Gambar 2a) menunjukkan korelasi jelas antara Δd dan resistansi awal; Δd sebesar 10 nm menghasilkan tegangan forming terendah dan distribusi yang baik dari keadaan resistansi rendah (LRS) dan keadaan resistansi tinggi (HRS) (Gambar 2b). Selama set/forming, transistor seleksi membatasi arus, yang meningkatkan daya tahan (Gambar 4b).
a Ilustrasi 3-D dari sel 1T1R dengan STI-RRAM di samping junc n+. b Potongan lintang TEM yang menunjukkan film TMO antara wilayah N+ dan soket tungsten. c Tampilan tata letak.
Tegangan gate (V_G) mengontrol arus baca LRS (Gambar 3), yang memungkinkan penyesuaian yang tepat dari resistansi beban. Nilai R_L,L dapat diatur dengan menyesuaikan tegangan baris kata (WL) selama forming; rentang WL 0,75–1,25 V menghasilkan R_L,L antara 20 dan 400 kΩ (Gambar 3). R_L,L yang lebih rendah meningkatkan arus standby (Gambar 7) tetapi juga memperlebar jendela resistansi antara keadaan.
a Korelasi antara resistansi beban R_L,L dan tegangan gate yang diterapkan selama set.
Waktu set dan reset dioptimalkan pada V_SL=2 V dan 2,8 V, masing-masing (Gambar 4a). Dengan algoritma pemrograman pulah bertahap, RRAM bertahan 10⁶ siklus dengan jendela baca yang stabil (Gambar 4b).
a Waktu ke-set dan waktu ke-reset versus amplitudo pulah (V_PP). b Uji daya tahan selama 1 M siklus.
Konsep SRAM Non-Volatile
nv-SRAM 4T2R (Gambar 5) menyematkan dua STI-RRAM sebagai node penyimpanan non-volatil dan beban resistor. Mereka ditempatkan antara wilayah N+ Q dan QB dan kontak STI, menghasilkan tata letak yang kompak yang mempertahankan RRAM pada tingkat yang sama dengan transistor. Potongan lintang yang dihasilkan (Gambar 5b) menunjukkan integrasi yang mulus tanpa lapisan logam BEOL tambahan.
a Ilustrasi 3-D dari sel nv-SRAM 4T2R yang diusulkan. b Potongan lintang TEM dari pasangan STI-RRAM. c Skema rangkaian yang menunjukkan dua RRAM sebagai perangkat beban.
Sel mendukung mode volabel dan non-volabel. Dalam keadaan seimbang, kedua resistor beban sama (R_L1 = R_L2 = R_L,L), dan sel berperilaku sebagai SRAM 4T konvensional. Untuk mengkomit data secara non-volabel, mekanisme inhibi diri mereset satu sisi RRAM berdasarkan nilai kuncinya (Gambar 6). Setelah reset, suplai dapat dimatikan, mencapai daya tahan nol. Penerapan ulang V_DD memulihkan keadaan kunci dari RRAM, dan pulah set menyeluruh dapat menyegarkan memori jika diperlukan.
Diagram alur operasional yang menunjukkan mode volabel dan non-volabel.
Selama inisialisasi, pulah forming menyeluruh (V_D = 2,8 V) mengatur R_L1 dan R_L2 ke R_L,L yang sama (20–370 kΩ) dengan mengontrol tegangan WL. Sel kemudian mencapai keadaan seimbang siap untuk operasi SRAM konvensional. Penulisan inhibi diri (Gambar 9) menggunakan pulah 2 V 300 ns untuk secara selektif mereset satu RRAM, menyimpan data kunci secara non-volabel sambil mempertahankan RRAM lain dalam keadaan resistansi yang berlawanan.
a Penulisan inhibi diri: hanya satu RRAM yang di-reset selama pulah V_PP. b Respons dinamis yang mengonfirmasi reset selektif.
Pemulihan data volabel setelah pemadaman daya dilakukan dengan menerapkan ulang V_DD; RRAM yang tidak seimbang secara otomatis memberi makan node kunci (Gambar 11). Pemulihan terjadi dalam beberapa nanodetik.
Pemulihan data non-volabel ke node Q dan QB setelah pemulihan daya.
Hasil dan Pembahasan
Analisis Listrik
Kondisi transisi antara keadaan operasional tercantum dalam Tabel 1. Dengan memvariasi tegangan WL selama inisialisasi, R_L,L dapat disesuaikan di rentang 20–400 kΩ. Nilai R_L,L yang lebih rendah meningkatkan arus standby (Gambar 7) tetapi juga memperlebar jendela resistansi, meningkatkan margin baca/tulis dinamis. Ukuran margin kebisingan statis (SNM) (Gambar 8a) menunjukkan bahwa sel seimbang mempertahankan SNM di seluruh rentang R_L,L, dengan margin baca yang wajar pada tegangan WL di bawah V_DD. Jejak baca/tulis dinamis (Gambar 8b) mengonfirmasi waktu akses sub-nanodetik; R_L,L yang lebih sedikit memperlambat penarik atas tetapi masih dapat diterima.
a SNM baca versus tegangan WL; b Kinerja baca/tulis dinamis.
Penulisan non-volabel dilakukan dengan pulah V_PP 2 V 300 ns. Gambar 9b menunjukkan bahwa reset selektif terjadi dengan bersih pada satu sisi pasangan RRAM, sementara sisi lain tetap tidak berubah. Bahkan dengan rasio beban tidak seimbang awal 2 MΩ/400 kΩ, sel dapat menulis kedua keadaan logika dengan sukses (Gambar 10c). Setelah daya menyala, node kunci pulih secara otomatis (Gambar 11). Hasil ini mengonfirmasi kelayakan mekanisme inhibi diri.
a Skenario beban tidak seimbang. b SNM pada berbagai tegangan WL. c Penulisan dinamis pada beban 400 kΩ.
Efek Parasit dan Perbandingan
Karena STI-RRAM berada dalam lapisan difusi yang sama dengan transistor SRAM, desain ini menghindari tumpukan logam BEOL tambahan, resulting dalam kapasitas parasit yang dapat diabaikan pada node kunci. Simulasi pasca-tata letak (Gambar 12) mengonfirmasi bahwa kapasitas parasit tetap rendah bahkan seiring bertambahnya lapisan logam, berbeda dengan implementasi RRAM atau MRAM back-end-of-line. Akibatnya, nv-SRAM 4T2R mencapai waktu baca dinamis yang lebih cepat dan konsumsi daya yang lebih rendah dibandingkan karya sebelumnya [29–31]. Tabel 2 merangkum metrik utama, menyoroti trade-off antara tegangan perpindahan keadaan dan overhead parasit.
Kapasitas parasit pada node kunci versus jumlah lapisan logam.
Degradasi Margin Kebisingan Statis yang Diinduksi Variasi
Variasi proses dalam resistansi RRAM dan tegangan ambang transistor (V_T) mempengaruhi SNM. Simulasi Monte-Carlo (Gambar 14) menunjukkan bahwa variasi baik dalam R_L,L maupun V_T menyempitkan distribusi SNM. Mekanisme inhibi diri mengurangi beberapa sensitivitas ini, tetapi diperlukan pekerjaan lebih lanjut pada penyesuaian proses untuk mempertahankan margin yang kuat pada node yang sangat diskalakan.
Kurva kupu-kupu Monte-Carlo yang menunjukkan degradasi SNM.
Kesimpulan
Kami telah mendemonstrasikan nv-SRAM 4T2R yang mengintegrasikan STI-RRAM ke dalam proses logika CMOS 40 nm tanpa masker atau langkah tambahan. Sel menawarkan fungsionalitas inhibi diri dan pemulihan diri, daya statis nol selama retensi, kapasitas parasit minimal, dan operasi kecepatan tinggi. Atribut-atribut ini membuat nv-SRAM berbasis STI-RRAM menjadi solusi yang menarik untuk memori logika non-volatil padat dan hemat daya di sistem masa depan.
