Optimalisasi Pemrograman DRAM 1T Tanpa Kapasitor Berdasarkan TFET Gerbang Ganda

Abstrak

Volume kapasitor yang lebih besar dan arus bocor transistor yang lebih tinggi telah menjadi kelemahan yang melekat pada memori akses acak dinamis (DRAM) satu transistor (1T)-satu kapasitor (1C). Baru-baru ini, FET tunneling (TFET) diterapkan dalam sel DRAM karena arus off-state yang rendah dan rasio switching yang tinggi. Sel DRAM TFET (DG-TFET) gerbang ganda dengan struktur tanpa kapasitor memiliki kinerja yang unggul-waktu retensi (RT) yang lebih tinggi dan ketergantungan suhu yang lemah. Tetapi kinerja sel DRAM TFET sensitif terhadap kondisi pemrograman. Dalam makalah ini, pedoman optimasi pemrograman dibahas secara rinci dengan menggunakan alat simulasi — Silvaco Atlas. Baik operasi penulisan dan pembacaan DG-TFET DRAM bergantung pada tunneling band-to-band (BTBT). Selama operasi penulisan, lubang yang berasal dari BTBT yang diatur oleh Gerbang2 disimpan di sumur potensial di bawah Gerbang2. Tegangan negatif kecil diterapkan di Gerbang2 untuk menahan lubang untuk waktu yang lama selama menahan "1". BTBT yang diatur oleh Gate1 terutama mempengaruhi arus pembacaan. Dengan menggunakan kondisi pemrograman yang dioptimalkan, DG-TFET DRAM memperoleh rasio saat ini yang lebih tinggi dari pembacaan “1” hingga pembacaan “0” (10⁷ ) dan RT lebih dari 2 dtk. RT yang lebih tinggi mengurangi kecepatan refresh dan konsumsi daya dinamis DRAM.

Latar Belakang

Memori akses acak dinamis (DRAM) telah menjadi sel memori integral dalam sistem seluler dan komputasi [1,2,3]. Dengan menyusutnya geometri perangkat, volume kapasitor yang besar merupakan kerugian yang melekat pada sel DRAM satu transistor (1T)-satu kapasitor (1C) tradisional, yang membatasi aplikasi skala besar. Sel DRAM 1T tanpa kapasitor berbasis transistor gerbang-mengambang telah menunjukkan potensi keuntungan dibandingkan dengan DRAM 1T-1C konvensional untuk pengemasan memori dengan kepadatan tinggi [4]. Dalam transistor gerbang-mengambang, muatan di wilayah substrat disimpan di wilayah gerbang-mengambang oleh terowongan Fowler-Nordheim. Dan operasi pembacaan tergantung pada emisi termionik [5, 6], yang sama dengan transistor efek medan semikonduktor oksida logam (MOSFET). Akibatnya, arus pembacaan DRAM dengan transistor gerbang-mengambang memiliki ketergantungan yang kuat pada suhu. Selain itu, emisi termionik menyebabkan subthreshold swing (SS) transistor lebih tinggi dari 60 mV/des, yang membuat arus bocor yang tinggi dan konsumsi daya menjadi tantangan utama [7,8,9].

Baru-baru ini, transistor efek medan tunneling (TFET) telah dianggap sebagai kandidat yang menjanjikan untuk perangkat listrik berdaya rendah di masa depan [10,11,12]. Mekanisme konduksi utama TFET adalah band-to-band tunneling (BTBT) bukan emisi termionik, yang membuatnya memperoleh beberapa keuntungan seperti sub-60 mV/dec SS, arus kebocoran off-state yang rendah, dan ketergantungan suhu yang lemah. [13, 14]. Sejauh ini, sejumlah besar pekerjaan penelitian tentang TFET terutama berfokus pada studi tentang kinerja perangkat TFET tunggal dan beberapa sirkuit sederhana terdiri dari TFET. Namun, tinggi I _pada /Aku _nonaktif dari TFET memungkinkannya untuk melayani sel DRAM [15]. Terutama, arus bocor off-state yang rendah dapat mengurangi arus pembacaan "0" dan konsumsi daya sel DRAM. Para peneliti telah merancang DRAM dual-gate TFET (DG-TFET) dengan struktur tanpa kapasitor [16]. Dalam DG-TFET DRAM, penyimpanan muatan selama operasi penulisan didasarkan pada BTBT antara saluran dan saluran, yang terutama diproduksi oleh Gate2. Pada saat yang sama, tunneling elektron mempromosikan akumulasi lubang di wilayah saluran di bawah Gate2. Gate1 terutama bertanggung jawab untuk operasi membaca. Arus pembacaan DGTFET DRAM terutama bergantung pada BTBT antara wilayah sumber dan wilayah saluran. Ada beberapa kelompok penelitian yang telah menunjukkan bahwa arus pembacaan DG-TFET DRAM memiliki ketergantungan yang lemah pada suhu. Dan DG-TFET DRAM dapat memperoleh waktu retensi lebih tinggi dari target (64 md) [17]. Namun rasio pembacaan “1” terhadap pembacaan “0” dan RT saat ini bukanlah nilai yang optimal karena kondisi pemrograman yang tidak dioptimalkan.

Performa TFET DRAM, terutama rasio saat ini dari pembacaan “1” hingga pembacaan “0”, sangat bergantung pada kondisi pemrograman. Gerbang2 terutama mempengaruhi BTBT selama operasi penulisan, yang mendominasi wilayah penyimpanan muatan dan sumur potensial di bawah Gerbang2. Gate1 mengatur BTBT selama operasi membaca, yang terutama mempengaruhi pembacaan "1" saat ini. Bias yang tepat dari kedua Gate1 dan Gate2 dapat membuat DGTFET DRAM memperoleh rasio lancar yang lebih tinggi. Ada sedikit literatur yang mempelajari pengaruh kondisi pemrograman terhadap arus bacaan. Dalam makalah ini, pedoman optimasi pemrograman rinci diusulkan, termasuk operasi menulis, memegang, dan membaca. Dengan menerapkan kondisi pemrograman yang dioptimalkan, DG-TFET DRAM memperoleh kinerja optimal—rasio arus pembacaan hingga 10⁷ dan RT lebih dari 2 dtk. Dan menerapkan tegangan pemrograman yang dioptimalkan, arus pembacaan “0” jauh lebih rendah daripada yang dilaporkan dalam referensi [16, 18], yang berguna untuk mengurangi konsumsi daya.

Metode

Struktur DG-TFET yang diselidiki dalam makalah ini diilustrasikan pada Gambar. 1. Konsentrasi doping dari kedua P⁺ sumber dan N⁺ saluran pembuangan adalah 1 × 10²⁰ /cm³ . Saluran intrinsik dibagi menjadi dua segmen:Gerbang1 dan Gerbang 2, dan ada celah pendek antara Gerbang1 dan Gerbang2. Gerbang1 dan Gerbang2 adalah N⁺ polisilikon dan P⁺ polisilikon, masing-masing. P⁺ polysilicon Gate2 dapat membuat serta memelihara sumur fisik untuk penyimpanan muatan dan untuk menggantikan DRAM berbasis TFET konvensional yang menggunakan P⁺ daerah kantong sebagai tempat penyimpanan. Sedangkan untuk N⁺ Gerbang polisilikon1, konsentrasi lubang di daerah underlap antara Gerbang1 dan Gerbang2 rendah, yang berguna untuk operasi pembacaan. Jadi, sebuah P⁺ polysilicon Gate2 dipilih untuk memiliki wilayah penyimpanan yang lebih dalam yang dapat memfasilitasi retensi lebih lama, sementara N⁺ polysilicon Gate1 dipilih untuk mengontrol mekanisme tunneling selama operasi pembacaan [18].

Skema sel DG-TFET DRAM. Gambar ini menunjukkan skema sel DRAM dual-gate TFET (DGTFET), termasuk Gate1, Gate2, source, drain, dan channel. Dalam desain ini, wilayah sumber dan wilayah drainase adalah P⁺ doping dan N⁺ doping, masing-masing. Gerbang1 dan Gerbang2 adalah N⁺ polisilikon dan P⁺ polisilikon, masing-masing

Parameter perangkat terperinci dalam simulasi adalah sebagai berikut:ketebalan silikon curah (T _si ) adalah 20 nm; panjang Gerbang1 (Lg₁ ) dan Gerbang2 (Lg₂ ) masing-masing adalah 400 nm dan 200 nm; panjang celah (L _celah ) antara Gerbang1 dan Gerbang2 berjarak 50 nm; ketebalan oksida gerbang (HfO₂ ) (T _oksida ) adalah 3 nm. Kondisi pemrograman yang dioptimalkan ditunjukkan pada Tabel 1. Panduan pengoptimalan kondisi pemrograman akan dibahas secara rinci di bagian berikut.

Semua analisis dilakukan di alat Silvaco-Atlas menggunakan model BTBT Nonlokal [19]. BTBT Nonlokal memperhitungkan generasi elektron dan lubang nonlokal, sehingga dapat memodelkan proses tunneling dengan lebih akurat. Parameter model tunneling dikalibrasi sesuai dengan data eksperimen dalam referensi [20]. Selain itu, model fisik termasuk rekombinasi Shockley-Read-Hall, statistik Fermi serta doping dan mobilitas yang bergantung pada medan listrik juga digunakan. Menurut pendekatan [16, 18], masa pakai elektron dan lubang diatur ke 100 ns. Suhu default adalah 300 K.

Hasil dan Diskusi

Prinsip operasi sel DG-TFET DRAM berbeda dari DRAM tradisional. Baik operasi menulis dan membaca didasarkan pada BTBT, tetapi masing-masing memiliki fungsi yang berbeda. BTBT selama penulisan "1" mengarahkan lubang untuk disimpan di sumur potensial di bawah Gerbang2, yang dapat meningkatkan arus pembacaan "1". Selama operasi pembacaan, arus pembuangan terutama tergantung pada BTBT di dekat sisi sumber. Selanjutnya, kedua gerbang juga bertindak sebagai peran yang berbeda:Gerbang1 dan Gerbang2 terutama menentukan operasi membaca dan operasi menulis, masing-masing.

Operasi Penulisan

Selama penulisan "1", Gerbang2 dengan bias negatif akan meningkatkan pita energi saluran di bawah Gerbang2, yang mengurangi lebar penghalang dan menghasilkan BTBT antara saluran dan saluran pembuangan. Dan bias Gate2 negatif ini juga menginduksi sumur potensial yang dalam di bawah Gate2. Karena penerowongan elektron dari saluran ke saluran pembuangan, wilayah saluran di bawah Gerbang2 benar-benar habis dan banyak lubang terakumulasi di sumur potensial ini. Selama penulisan “0”, Gerbang2 dengan bias positif membuat lubang keluar dari sumur potensial yang bergabung kembali di sisi saluran [21].

Secara umum, nilai absolut tegangan Gate2 tetap tidak berubah untuk tulisan “1” dan tulisan “0”. Gambar 2 menunjukkan variasi konsentrasi lubang dengan tegangan Gate2 setelah operasi penulisan. Ketika tegangan Gate2 adalah 0,5 V, konsentrasi lubang setelah menulis “0” lebih tinggi karena adanya sumur potensial, yang merugikan keadaan “0”. Ketika nilai absolut tegangan Gate2 lebih tinggi dari 1 V, konsentrasi lubang setelah penulisan "0" dan penulisan "1" tidak memiliki variasi yang jelas. Ini menunjukkan bahwa BTBT jenuh untuk menulis "1" dan semua lubang yang terakumulasi selama menulis "1" dikeluarkan dari potensi dengan baik setelah menulis "0". Dan perbedaan konsentrasi lubang antara tulisan “1” dan tulisan “0” sangat terlihat, yang berguna untuk membedakan antara keadaan “1” dan keadaan “0”.

Konsentrasi lubang di permukaan saluran setelah operasi penulisan. Gambar ini menunjukkan variasi konsentrasi lubang dengan tegangan Gate2 yang berbeda. Garis potong diambil pada permukaan perangkat dari daerah sumber ke daerah pembuangan. Pada gambar ini, garis putus-putus dan garis putus-putus mewakili konsentrasi lubang masing-masing setelah menulis “1” dan “0”

Tapi bias Gate2 selama operasi penulisan tidak bisa hanya ditentukan oleh konsentrasi lubang. Gambar 3 menunjukkan bahwa bias Gate2 selama operasi penulisan memiliki pengaruh yang signifikan terhadap arus drain setelah operasi holding. Himpunan tegangan pemrograman selama operasi holding akan dibahas pada bagian selanjutnya. Gambar 3 menunjukkan bahwa arus pembuangan setelah operasi penahanan tidak memiliki variasi yang jelas ketika nilai absolut dari tegangan penulisan lebih tinggi dari 1,3 V. Oleh karena itu, 1,3 dan 1,3 V dianggap sebagai tegangan Gerbang2 yang optimal selama penulisan “1” dan menulis “0”, masing-masing.

Kuras arus DG-TFET setelah menahan “0” dan menahan “1”. Gambar ini menunjukkan variasi arus pengurasan setelah menahan “0” dan menahan “1” sehubungan dengan tegangan tulis

Gambar 4a, b masing-masing menunjukkan kontur potensial setelah penulisan "1" dan penulisan "0" ketika nilai absolut dari tegangan penulisan adalah 1,3 V. Jelas, sumur potensial yang sangat dalam dibuat di wilayah saluran di bawah Gerbang2 setelah menulis " 1”, seperti yang ditunjukkan pada Gambar. 4 a. Akumulasi lubang tersebut disimpan ke dalam sumur potensial ini selama penulisan “1”. Namun, lubang yang terakumulasi lolos dari sumur potensial ini selama penulisan “0”.

Kontur potensial setelah a menulis “1” dan b menulis “0” ketika nilai absolut tegangan Gate2 adalah 1,3 V. a , b Kontur potensial setelah menulis "1" dan menulis "0", masing-masing. Kontur potensial pada gambar ini diekstraksi ketika nilai absolut tegangan Gate2 diatur ke 1,3 V

Menahan Operasi

Proses holding terutama digunakan untuk memodifikasi retensi biaya. Biasanya, bias nol digunakan selama operasi holding untuk mengurangi konsumsi daya [22]. Selama operasi holding, lubang yang terakumulasi di sumur potensial secara bertahap digabungkan kembali karena penurunan kedalaman sumur potensial. Oleh karena itu, tujuan utama dari optimasi operasi holding adalah untuk menghindari rekombinasi hole selama holding “1”. Dalam desain ini, bias negatif kecil diterapkan di Gerbang2 untuk menahan lubang di sumur potensial setelah menahan “1”, sedangkan sumur potensial kehilangan lubang setelah menahan “0”.

Dengan tegangan Gerbang2 yang lebih negatif (−0,5 V) selama operasi penahanan, rekombinasi lubang dihilangkan setelah menahan “1”, seperti yang ditunjukkan pada Gambar 5a, b. Penghapusan rekombinasi lubang bermanfaat untuk mempertahankan lubang selama menahan "1". Bias negatif kecil diterapkan di Gerbang2 untuk meningkatkan kedalaman sumur potensial dan menahan lubang untuk waktu yang lama, yang bermanfaat untuk waktu retensi DGTFET DRAM. Selama menahan "0", bias Gate2 negatif dapat menarik pita energi daerah saluran di bawah Gate2, yang dapat mencegah elektron yang datang dari BTBT antara sumber dan saluran mengalir ke sisi drain. Oleh karena itu, Gate2 dengan negatif dapat mengurangi pembacaan "0" saat ini. Namun, Gerbang2 dengan tegangan lebih negatif (−0,5 V) mengurangi jarak terowongan di dekat sisi pembuangan, seperti yang ditunjukkan pada Gambar 5c. Penurunan jarak tunneling ini menyebabkan BTBT dekat sisi saluran pembuangan selama holding "0", yang mendorong akumulasi lubang di sumur potensial selama holding "0", seperti yang ditunjukkan pada Gambar 5d. Jadi tegangan Gate2 yang lebih negatif (−0,5 V) selama penahanan “0” akan menurunkan status “0”. Oleh karena itu, untuk menghilangkan rekombinasi lubang dan BTBT selama masing-masing menahan “1” dan menahan “0”, 0.2 V dianggap sebagai bias Gerbang2 yang optimal selama operasi penahanan.

Tingkat rekombinasi dalam sel DG-TFET DRAM setelah menahan “1” ketika tegangan Gate2 a 0 V dan b 0,5 V; c diagram pita energi dan d konsentrasi lubang setelah menahan "0". a , b Laju rekombinasi setelah menahan “1” saat tegangan Gerbang2 masing-masing diatur ke 0 V dan 0,5 V. c Pita energi perangkat dari daerah sumber ke daerah pembuangan. d Konsentrasi lubang perangkat setelah lubang "0". Pita energi dan konsentrasi lubang diekstraksi pada 3 nm di bawah gerbang oksida

Operasi Membaca

Selanjutnya, optimasi operasi membaca juga diselidiki. Operasi membaca sangat bergantung pada BTBT antara P⁺ sumber dan saluran. Selama pembacaan "1", Gerbang1 terutama mempromosikan BTBT di sisi sumber, sedangkan Gerbang2 dengan tegangan tinggi menurunkan penghalang energi yang menahan aliran elektron dari saluran ke saluran pembuangan. Namun pada saat pembacaan “0”, Gerbang2 dengan tegangan yang kecil harus dapat mencegah elektron mengalir dari saluran untuk mengalir. Oleh karena itu, optimalisasi tegangan Gate1 dan Gate2 sangat penting untuk operasi pembacaan.

Gambar 6 menunjukkan diagram pita energi yang berbeda setelah menahan “1” dan menahan “0”. Tegangan yang sama diterapkan di sisi Gerbang selama membaca "1" dan membaca "0". Karena bias Gerbang positif akan digunakan selama operasi pembacaan, pita energi akan diturunkan setiap kali membaca "1" atau "0". Pita energi saluran di bawah Gerbang2 setelah menahan "0" lebih tinggi daripada setelah menahan "1", dan pita energi ini juga lebih tinggi selama membaca "0" dibandingkan dengan selama membaca "1". Energi yang lebih tinggi dari saluran di bawah Gerbang2 akan menciptakan penghalang yang efektif untuk menahan elektron yang mengalir menuju sisi pembuangan, yang akan mengurangi arus pembacaan “0”.

Diagram pita energi setelah a memegang “1” dan b memegang "0". a , b Pita energi perangkat setelah menahan "1" dan menahan "0", masing-masing. Pita energi diekstraksi pada 3 nm di bawah gerbang oksida

Selama operasi pembacaan, bias kuras diatur ke 1 V sehingga arus kuras dapat dibaca di DG-TFET. Pertama, pertahankan tegangan Gerbang1 1 V, ubah bias Gerbang2 untuk memilih tegangan Gerbang2 yang optimal. Karena tegangan Gate2 terutama mempengaruhi pembacaan arus “0”, optimasi tegangan Gate2 dianalisis dengan mekanisme pembacaan “0”. Gambar 7a memplot variasi pita energi dengan tegangan Gate2 setelah membaca “0”. Saat tegangan Gerbang2 lebih rendah (0,6 atau 0,8 V), saluran di bawah Gerbang2 menjadi habis sepenuhnya. Tetapi ketika tegangan Gerbang2 naik menjadi 1,2 V, pita energi tarik-turun saluran di bawah Gerbang2 tidak dapat membuat penghalang yang efektif untuk mencegah elektron mengalir ke sisi pembuangan. Gambar 7b dan sisipannya masing-masing menunjukkan rapat arus total setelah membaca “0” ketika tegangan Gerbang2 adalah 1V dan 0,8 V. Kerapatan arus yang jelas dapat ditemukan dengan jelas di wilayah saluran di bawah Gerbang2 ketika tegangan Gerbang2 adalah 1 V, yang akan menimbulkan arus pembacaan "0" yang lebih tinggi. Jadi 0,8 V dianggap sebagai tegangan Gate2 yang optimal untuk proses pembacaan.

a Diagram pita energi dan b kerapatan arus total setelah membaca "0". a , b Pita energi dan rapat arus total setelah membaca "0", masing-masing. Pita energi diekstraksi pada 3 nm di bawah gerbang oksida

Terakhir, optimasi bias Gate1 juga dilakukan. Gambar 8a menunjukkan variasi pita energi atas dengan tegangan Gate1. Lebar penghalang BTBT di sisi sumber secara bertahap berkurang dengan meningkatnya tegangan Gate1, tetapi tren penurunan ini mulai jenuh ketika tegangan Gate1 lebih tinggi dari 1 V. Dan tegangan Gate1 1 V tidak dapat membawa pengaruh yang besar pada pembacaan “0 ”, yang telah ditunjukkan oleh Gambar 7b. Oleh karena itu, 1 V dianggap sebagai bias Gate1 yang optimal selama operasi pembacaan.

a Diagram pita energi dan b kerapatan arus total setelah membaca "1". a , b Pita energi dan kerapatan arus total setelah membaca "1", masing-masing. Pita energi diekstraksi pada 3 nm di bawah gerbang oksida

Melalui analisis di atas, sumur potensial dalam hanya terbentuk di bagian atas saluran di bawah Gerbang2 setelah menulis “1”. Oleh karena itu, di wilayah saluran di bawah Gerbang2, pita energi di bagian atas saluran jauh lebih tinggi daripada di bagian bawah saluran. Ini menunjukkan bahwa akan ada penghalang di bagian atas saluran di bawah Gerbang2 selama pembacaan "1". Sisipan Gambar 8b memplot pita energi di bagian atas dan bawah saluran setelah membaca "1". Dapat ditemukan dengan jelas bahwa penghalang saluran yang lebih tinggi ada antara Gerbang1 dan Gerbang2 di bagian atas saluran, tetapi penghalang ini tidak ada di bagian bawah saluran. Oleh karena itu, jalur konduksi berada di bagian atas saluran di bawah Gerbang1 dan bagian bawah saluran di bawah Gerbang2 selama pembacaan “1”, yang dapat ditunjukkan dengan jelas oleh rapat arus pada Gambar 8.

Menerapkan kondisi pemrograman yang dioptimalkan di atas, respons transien sel DG-TFET DRAM ditunjukkan pada Gambar. 9. Waktu penulisan dan pembacaan diatur ke 50 ns, dan waktu penahanan diatur ke 100 ns. Pada Gambar 9a, rasio saat membaca “1” hingga membaca “0” setinggi 10⁷ , yang jauh lebih tinggi dari 10² ~10³ dalam referensi [16, 18, 23]. Selanjutnya, ketika waktu penahanan meningkat menjadi 10 detik, rasio lancar masih melebihi 10. Dalam referensi [16], ketika waktu penahanan ditingkatkan menjadi 2 detik, rasio lancar hanya sekitar 10. Oleh karena itu, RT dari DG-TFET DRAM dengan kondisi pemrograman yang dioptimalkan lebih tinggi dari 2 dtk. Jadi, kondisi pemrograman yang dioptimalkan membuat sel DG-TFET DRAM tidak hanya memperoleh rasio arus bacaan yang lebih tinggi tetapi juga RT yang lebih besar. Terlebih lagi, arus pembacaan “0” dengan voltase pemrograman yang dioptimalkan jauh lebih sedikit daripada referensi [16, 18, 22, 23], yang memungkinkannya memenuhi aplikasi daya yang lebih rendah.

a Arus pembuangan sementara dalam urutan operasi; b variasi arus bacaan dengan waktu penahanan. a Arus transien sel DGTFET DRAM selama operasi penulisan, penahanan dan pembacaan. b Variasi pembacaan “1” dan pembacaan “0” saat ini dengan waktu holing yang berbeda

Kesimpulan

Pedoman optimasi rinci kondisi pemrograman untuk DG-TFET DRAM diusulkan dalam makalah ini menggunakan alat simulasi Silvaco-Atlas. Selama penulisan “1”, Gerbang2 dengan tegangan negatif (−1,3 V) membuat sumur potensial, dan BTBT antara saluran dan saluran membuat lubang terakumulasi di sumur potensial ini. Selama penulisan “0”, Gerbang2 dengan tegangan positif (1,3 V) membuat lubang keluar dari sumur potensial. Untuk operasi penahanan, tegangan negatif kecil (−0.2 V) diterapkan di Gerbang2 untuk menahan lubang, yang dapat meningkatkan pembacaan “1” saat ini. Setelah menahan "0", penghalang saluran di bawah Gerbang2 dapat menahan elektron yang mengalir ke sisi saluran untuk mengurangi pembacaan "0" saat ini. Untuk optimasi operasi pembacaan, tegangan Gate1 yang lebih besar (1 V) terutama digunakan untuk meningkatkan BTBT di sisi sumber selama pembacaan “1”, sedangkan tegangan Gate2 yang sesuai (0,8 V) digunakan untuk menahan elektron yang mengalir ke arah pengurasan selama pembacaan “0”. Kondisi pemrograman yang dioptimalkan membuat DG-TFET DRAM memperoleh rasio lancar yang lebih tinggi (10⁷ ) dari membaca “1” hingga membaca “0” dan waktu retensi lebih dari 2 dtk. Dan arus “0” yang sangat rendah dapat membantu mengurangi konsumsi daya.

Modified Hyperbranched Polyglycerol sebagai Dispersant untuk Kontrol Ukuran dan Stabilisasi Nanopartikel Emas dalam Hidrokarbon Evaluasi Novel 64Cu-Labeled Theranostic Gadolinium Berbasis Nanoprobe pada Tikus Telanjang yang Dibawa Tumor HepG2

bahan nano