Optimisasi Pemrograman untuk DRAM 1T Tanpa Kapasitor Menggunakan Teknologi TFET Dual-Gate

Abstrak

Volume kapasitor yang besar dan arus bocor yang tinggi dalam sel konvensional satu-transistor-satu-kapasitor (1T-1C) DRAM menghambat skalasi lebih lanjut. Transistor efek medan penggelinding (TFET), dengan arus bocor off-state yang sangat rendah dan slope ambang yang curam, adalah alternatif yang menjanjikan. Studi ini memperkenalkan arsitektur DRAM 1T tanpa kapasitor yang menggunakan dual-gate TFET (DG-TFET). Desain dual-gate memisahkan fungsi tulis dan baca, memungkinkan performa yang superior: waktu retensi (RT) yang melebihi 2 detik dan sensitivitas suhu yang minimal. Menggunakan simulasi Silvaco-Atlas, kami mengembangkan strategi optimisasi pemrograman yang sistematis yang memaksimalkan rasio arus baca-1/baca-0 (hingga 10⁷) sambil mempertahankan retensi yang lama, sehingga mengurangi frekensi refresh dan konsumsi daya dinamis.

Latar Belakang

Memori akses acak dinamis (DRAM) telah menjadi komponen penting dalam sistem mobile dan komputasi [1–3]. Namun, seiring menyusutnya geometri perangkat, kapasitor dalam sel konvensional 1T-1C DRAM mengisi sebagian besar area perangkat, menghambat skalasi lebih lanjut. Alternatif yang menjanjikan adalah DRAM 1T tanpa kapasitor yang bergantung pada transistor floating-gate. Pendekatan ini dapat memberikan kemasan dengan kepadatan lebih tinggi [4] namun menderita arus baca yang bergantung pada suhu karena transportasi muatan saat pembacaan bergantung pada emisi termionik, menghasilkan swing ambang yang melebihi 60 mV/dec dan bocor yang meningkat [5–9].

TFETs, yang menghantarkan melalui tunneling band-to-band (BTBT), menawarkan SS di bawah 60 mV/dec, arus bocor off-state yang sangat rendah, dan sensitivitas suhu yang lemah [10–14]. Rasio I_on/I_off yang tinggi menjadikannya menarik sebagai inti transistor dalam sel DRAM [15]. DRAM DG-TFET dual-gate telah diusulkan, di mana operasi tulis menyimpan muatan melalui BTBT di sisi drain di bawah Gate 2, sementara operasi baca mengekstrak arus melalui BTBT di sisi source di bawah Gate 1 [16–18]. Meskipun studi sebelumnya telah menunjukkan nilai RT di atas 64 ms dan sensitivitas suhu yang berkurang, rasio arus baca-1/baca-0 masih kurang optimal karena kondisi pemrograman yang tidak ideal.

Oleh karena itu, kami menyajikan panduan optimisasi pemrograman yang rinci untuk DRAM DG-TFET, memanfaatkan simulasi Silvaco-Atlas untuk mengidentifikasi bias yang optimal untuk tahap tulis, tahan, dan baca. Kondisi yang dioptimalkan menghasilkan rasio arus baca-1/baca-0 sebesar 10⁷ dan RT yang melebihi 2 detik, sambil secara signifikan menurunkan arus baca-0 dan konsumsi daya keseluruhan.

Metode

Struktur DG-TFET yang diteliti diilustrasikan dalam Gambar 1. Konsentrasi dopant source (P⁺) dan drain (N⁺) adalah 1 × 10²⁰ cm⁻³. Saluran intrinsik dibagi menjadi Gate 1 (polisisikon N⁺) dan Gate 2 (polisisikon P⁺) dengan celah 50 nm. Gate 2 membentuk lubang fisik dalam yang menyimpan lubang, sementara Gate 1 memastikan wilayah underlap dengan konsentrasi lubang rendah untuk memfasilitasi pembacaan. Parameter perangkat: ketebalan bulk Si 20 nm; panjang Gate 1 400 nm; panjang Gate 2 200 nm; ketebalan oksida gate 3 nm.

Skematis sel DRAM DG-TFET. Source adalah P⁺, drain adalah N⁺, Gate 1 adalah polisisikon N⁺, dan Gate 2 adalah polisisikon P⁺.

Simulasi menggunakan Silvaco-Atlas dengan model BTBT Non-Lokal [19] dan parameter yang dikalibrasi ke data eksperimental [20]. Rekombinasi Shockley-Read-Hall, statistik Fermi, dan mobilitas dependen medan juga dimasukkan. Umur elektron dan lubang diatur ke 100 ns, dan suhu default adalah 300 K.

Hasil dan Pembahasan

Operasi Tulis

Selama operasi tulis-1, bias negatif pada Gate 2 mengangkat gelinding saluran di bawah gate, menyempitkan rintangan BTBT antara saluran dan drain. Ini mempromosikan tunneling elektron ke drain, menyosongkan saluran sepenuhnya di bawah Gate 2 dan meninggalkan lubang potensial dalam yang menangkap lubang yang dihasilkan. Operasi tulis-0 yang berikutnya menerapkan bias positif pada Gate 2, yang memungkinkan lubang yang tersimpan untuk berekombinasi di sisi drain. Magnitudo bias negatif optimal adalah –1,3 V untuk tulis-1 dan +1,3 V untuk tulis-0, karena tegangan absolut yang lebih tinggi memenuhi BTBT dan tidak memberikan perbaikan lebih lanjut dalam akumulasi lubang.

Konsentrasi lubang pada permukaan saluran setelah menulis. Garis padat: tulis-1; garis putus-putus: tulis-0.

Operasi Tahan

Setelah menulis, sel dipertahankan pada bias negatif kecil pada Gate 2 (–0,2 V) untuk mendalamkan lubang potensial dan menekan rekombinasi lubang selama interval tahan-1. Bias negatif selama tahan-0 akan tidak sengaja menurunkan rintang tunneling di dekat drain, mempercepat rekombinasi dan merusak status 0. Oleh karena itu, –0,2 V adalah bias tahan yang optimal untuk kedua status.

Laju rekombinasi setelah tahan. (a) 0 V; (b) –0,5 V. (c) Diagram gelinding energi; (d) Konsentrasi lubang setelah tahan-0.

Operasi Baca

Pembacaan dilakukan dengan bias drain 1 V. Gate 1 diatur pada +1 V untuk memaksimalkan BTBT di source, meningkatkan arus baca-1. Gate 2 diatur pada +0,8 V: tegangan ini menjaga saluran di bawah Gate 2 cukup disosongkan selama operasi baca-0, sehingga menekan aliran elektron ke drain dan mengurangi arus baca-0, sambil masih memungkinkan tunneling yang efisien selama baca-1. Rasio arus baca-1/baca-0 yang dihasilkan mencapai 10⁷.

Diagram gelinding energi (a) dan kepadatan arus total (b) setelah baca-0. Tegangan Gate 2 optimal adalah +0,8 V.

Respons Transien

Dengan bias yang dioptimalkan (tulis-1: –1,3 V, tulis-0: +1,3 V, tahan: –0,2 V, baca-1: Gate 1 = +1 V, Gate 2 = +0,8 V), simulasi transien (tulis/tahan/baca: 50 ns/100 ns/50 ns) menunjukkan rasio arus baca-1/baca-0 sebesar 10⁷ (Gambar 9a). Bahkan setelah waktu tahan 10 detik, rasio tetap di atas 10 (Gambar 9b). RT melebihi 2 detik, melebihi laporan sebelumnya, dan arus baca-0 jauh lebih rendah daripada studi sebelumnya, yang berarti pengurangan daya dinamis.

(a) Arus drain transien selama tulis/tahan/baca. (b) Arus baca-1 dan baca-0 versus waktu tahan.

Kesimpulan

Kami telah menetapkan protokol optimisasi pemrograman yang komprehensif untuk DRAM 1T tanpa kapasitor dual-gate TFET, divalidasi oleh simulasi Silvaco-Atlas. Skema bias yang dioptimalkan—tulis-1: –1,3 V, tulis-0: +1,3 V, tahan: –0,2 V, baca-1: Gate 1 = +1 V, Gate 2 = +0,8 V—menghasilkan rasio arus baca-1/baca-0 sebesar 10⁷ dan RT yang melebihi 2 detik. Arus baca-0 yang ultra-rendah secara dramatis mengurangi konsumsi daya dan overhead refresh, memosisikan DRAM DG-TFET sebagai kandidat yang kuat untuk memori generasi berikutnya dengan daya rendah dan kepadatan tinggi.