Optimasi Teknik Spacer untuk DRAM Tanpa Kapasitor Berdasarkan Transistor Tunneling Gerbang Ganda

Hasil dan Diskusi

Mekanisme Operasi

Dalam DGTFET DRAM, operasi penulisan dan pembacaan dikontrol oleh BTBT pada sambungan saluran saluran dan saluran sumber, masing-masing. Gambar 2 menunjukkan pita energi selama operasi yang berbeda. Seperti ditunjukkan pada Gambar. 2a, selama penulisan "1", Gerbang2 dengan bias negatif secara signifikan memasang pita energi saluran di bawah Gerbang2 sehingga penghalang terowongan yang sangat kecil dibuat di sisi saluran. Dengan demikian, terowongan elektron menuju sisi saluran dan lubang terakumulasi ke dalam sumur potensial dalam (1,2 V), seperti yang ditunjukkan pada Gambar. 3a. Selama penulisan “0”, Gerbang2 dengan bias positif membuat lubang keluar dari sumur potensial ini dan bergabung kembali di sisi saluran [29]. Gambar 2b, c menunjukkan pita energi setelah membaca "1" dan "0", masing-masing. Gambar 2b menggambarkan bahwa ada penghalang saluran antara Gerbang1 dan Gerbang2, tetapi ini tidak ada di bagian bawah saluran. Selain itu, jarak tunneling di sisi sumber lebih kecil di bagian atas saluran. Ini menunjukkan bahwa jalur konduksi miring (dari antarmuka depan untuk Gerbang1 ke antarmuka belakang untuk Gerbang2) terbentuk selama pembacaan "1", yang juga dapat ditunjukkan oleh kerapatan arus pada Gambar. 2d. Selama pembacaan "0", penghalang saluran yang jelas dapat ditemukan pada Gambar. 2c, yang menahan arus pembacaan "0". Sisipan dari Gambar 2d menunjukkan bahwa terowongan elektron dari daerah sumber tidak dapat melintasi penghalang saluran ini untuk membentuk arus “0” dengan pembacaan yang lebih tinggi.

Pita energi dari sumber ke saluran. a Pita energi setelah menulis “1” dengan bias Gate2 negatif dan setelah menulis “0” dengan bias Gate2 positif. b Pita energi di bagian atas dan bawah saluran setelah membaca “1”. c Pita energi di bagian atas dan bawah saluran setelah membaca "0". d Kepadatan arus total setelah membaca “1”

a Potensial dan konsentrasi lubang pada permukaan saluran setelah penulisan “1”. b Respons transien arus drain untuk DGTFET DRAM yang dioperasikan pada Tabel 1

Kondisi pemrograman yang tepat penting untuk DGTFET DRAM. Bias negatif yang lebih besar harus diterapkan di Gerbang2 sehingga BTBT jenuh diinduksi selama penulisan "1". Selama menahan “1”, bias negatif kecil diterapkan di Gerbang2 untuk menahan lubang di sumur potensial untuk waktu yang lama. Untuk operasi pembacaan, bias Gate1 yang lebih tinggi memperkuat BTBT selama membaca "1", tetapi merugikan untuk membaca arus "0". Gerbang2 dengan bias yang sesuai tidak hanya dapat meningkatkan arus pembacaan “1” tetapi juga dapat melemahkan arus pembacaan “0”. Menerapkan kondisi pemrograman yang dioptimalkan pada Tabel 1, respons transien DGTFET DRAM dengan parameter default ditunjukkan pada Gambar 3b. Waktu penulisan dan pembacaan serta penahanan diatur masing-masing ke 50 ns, dan 100 ns. Rasio saat ini yang diperoleh dari membaca "1" hingga membaca "0" adalah sekitar 10 ⁴ , yang sama dengan [17, 19, 20].

Dampak Dielektrik Spacer

Dalam DGTFET DRAM, penggunaan dielektrik k rendah atau k tinggi dalam tiga spacer (S_Spacer, G_Spacer dan D_Spacer) akan mempengaruhi kinerjanya. Dalam desain ini, dielektrik k rendah dan k tinggi memilih SiO₂ dan HfO₂ , masing-masing. Jika setiap spacer menggunakan SiO₂ atau HfO₂ , akan ada delapan kombinasi rekayasa spacer sama sekali. Untuk analisis yang lebih komprehensif, properti kinerja DGTFET DRAM dengan setiap kombinasi, termasuk membaca “1” (I ₁ ) dan “0” (Saya ₀ ) arus serta rasio lancar (I ₁ / Aku ₀ ), diekstraksi dari respons transien, seperti yang ditunjukkan pada Tabel 2. Untuk menilai RT, parameter ini juga diekstraksi saat waktu penahanan ditingkatkan menjadi 2 detik, yang akan dibahas di bagian berikut. Pada Tabel 2, huruf “S” dan “H” mewakili SiO₂ dan HfO₂ , masing-masing, dan tiga huruf dari setiap singkatan masing-masing mewakili S_Spacer, G_Spacer, dan D_Spacer.

Dari Tabel 2, rekayasa spacer yang optimal dapat dipilih. Aku ₁ sekitar 10 ⁻⁷ A/μm dan 10 ⁻⁹ A/μm saat SiO₂ dan HfO₂ digunakan dalam S_Spacer, masing-masing. Saat D_Spacer menerapkan HfO₂ , Aku ₀ rendah hingga sekitar 10 ⁻¹⁴ A/μm. Oleh karena itu, konfigurasi spacer optimal DGTFET DRAM adalah bahwa dielektrik k rendah dan k tinggi harus digunakan di sisi sumber dan saluran pembuangan. Alasan spesifik akan dianalisis secara sistematis di bagian berikut.

Dampak Dielektrik S_Spacer

Untuk menganalisis pengaruh S_Spacer, respons transien arus drain untuk H/S/S dan S/S/S dibandingkan pada Gambar 4. Dapat diamati bahwa pembacaan arus “1” meningkat sekitar dua urutan besarnya ketika SiO₂ dipilih sebagai dielektrik S_Spacer.

Respons transien arus drain untuk H/S/S dan S/S/S yang dioperasikan pada Tabel 1

Gambar 5 menunjukkan kontur potensial S/S/S dan H/S/S. Pada persimpangan penerowongan sumber, daerah penipisan permukaan H/S/S jelas diperpanjang dibandingkan dengan S/S/S, seperti yang ditunjukkan dalam lingkaran pada Gambar. 5. Daerah penipisan permukaan yang diperluas meningkatkan lebar penghalang penerowongan. Gambar 6a menunjukkan pita energi setelah membaca “1”. Seperti yang ditunjukkan di wilayah yang diperbesar lokal dari gambar ini, jarak terowongan (lihat panah) dari H/S/S jelas lebih besar dari pada S/S/S, yang disebabkan oleh perluasan wilayah penipisan permukaan. Selain itu, setelah membaca “1”, medan listrik di bagian atas sambungan penerowongan sumber ditunjukkan pada Gambar 6b. Dapat ditemukan bahwa medan listrik pinggiran H/S/S lebih besar dari pada S/S/S, yang merupakan alasan utama perluasan daerah penipisan permukaan. Singkatnya, S_Spacer dengan high-k (HfO₂ ) dielektrik menghasilkan medan listrik pinggiran yang lebih besar sehingga daerah penipisan permukaan di persimpangan terowongan sumber diperpanjang, yang meningkatkan jarak terowongan elektron dan mengurangi arus pembacaan "1". Selanjutnya, dapat juga ditemukan dari Gambar 6b ​​bahwa medan listrik maksimum S/S/S lebih besar daripada H/S/S. Hubungan eksponensial antara laju BTBT dan medan listrik membuat arus tunneling S/S/S jauh lebih besar daripada H/S/S [30]. Oleh karena itu, S_Spacer dengan dielektrik k rendah (SiO₂ ) bermanfaat untuk arus pembacaan “1”.

Kontur potensial S/S/S (kiri) dan H/S/S (kanan) setelah membaca “1”

a Pita energi dari sumber ke saluran dan b medan listrik di bagian atas persimpangan terowongan sumber

Pada Gambar 6a, dielektrik S_Spacer juga membawa dampak pada pita energi wilayah saluran. Pada Gambar 6b, medan listrik S/S/S lebih besar di daerah saluran, sehingga potensial salurannya lebih kecil daripada H/S/S. Akibatnya, tingkat energi yang lebih tinggi dapat ditemukan di S/S/S. Tapi ini tidak dapat membawa efek pada penghalang terowongan dan membaca arus “1”.

Dampak Dielektrik D_Spacer

Selanjutnya, D_Spacer juga diselidiki dalam makalah ini. Menjaga S_Spacer dan G_Spacer yang konstan (SiO₂ digunakan dalam dua Spacer ini), arus pembuangan transien yang berbeda yang disebabkan oleh dielektrik D_Spacer yang berbeda diilustrasikan pada Gambar. 7. Selain pembacaan “1” dan penulisan “0”, operasi lain memiliki ketergantungan yang jelas pada dielektrik D_Spacer. Ini karena D_Spacer jauh dari jalur konduksi “1” (bagian bawah saluran di bawah Gerbang2). Dapat dipelajari dari mekanisme operasi sebelumnya bahwa operasi menulis dan menahan diatur oleh Gate2, sehingga dielektrik D_Spacer dapat membawa pengaruh pada dua operasi ini.

Respons transien arus drain untuk S/S/H dan S/S/S yang dioperasikan pada Tabel 1

Selama operasi penahanan, lubang yang terakumulasi selama penulisan "1" dikeluarkan dari sumur potensial dan digabungkan kembali di sisi pembuangan. Jadi arus holding “1” terutama berasal dari arus rekombinasi SRH. Karena kontrol yang lebih kuat dari Gate2 atas saluran di S/S/S, S/S/S memiliki tingkat rekombinasi yang lebih besar dan menahan arus “1”. Tetapi arus tersebut jauh lebih kecil daripada arus BTBT selama pembacaan “1”, sehingga arus penahan “1” yang lebih tinggi tidak dapat dicerminkan dalam pembacaan arus “1”.

Selama penulisan “1”, dielektrik D_Spacer secara signifikan mempengaruhi kedalaman sumur potensial. Kontur potensial pada Gbr. 8a menunjukkan bahwa D_Spacer dengan HfO₂ dielektrik menciptakan sumur potensial yang lebih dalam. Ini menyiratkan bahwa BTBT efektif antara saluran dan saluran diperluas ke wilayah saluran yang lebih dalam. Oleh karena itu, arus tulisan “1” pada S/S/H lebih tinggi dari pada S/S/S. Selama menahan "0", meskipun bias negatif kecil (− 0.2 V) diterapkan di Gerbang2, itu juga dapat memasang pita energi saluran di bawah Gerbang2, yang menginduksi BTBT di sisi saluran. Melalui analisis sebelumnya, dapat diketahui bahwa D_Spacer dengan SiO₂ dielektrik meningkatkan BTBT di persimpangan terowongan saluran selama menahan "0", yang dapat ditunjukkan oleh konsentrasi lubang yang lebih tinggi untuk S/S/S, seperti yang ditunjukkan pada Gambar. 8b. Oleh karena itu, D_Spacer dengan SiO₂ hasil dielektrik menjadi arus “0” yang menahan lebih tinggi.

a Kontur potensial setelah menulis “1”. b Konsentrasi lubang setelah menahan “0”

Selama pembacaan “0”, karena penghalang saluran antara Gerbang1 dan Gerbang2 mencegah elektron mengalir ke sisi drain, perbedaan pembacaan arus “0” untuk S/S/H dan S/S/S terutama disebabkan oleh arus rekombinasi . Semakin banyak lubang yang terakumulasi selama penahanan “0” untuk S/S/S, sehingga pita energi yang turun membuat laju rekombinasi S/S/S lebih besar daripada S/H/S selama pembacaan “0”, seperti yang ditunjukkan pada Gbr. 9. Akibatnya, saat D_Spacer menggunakan SiO₂ , arus pembacaan “0” yang lebih tinggi harus dikaitkan dengan arus rekombinasi yang lebih tinggi, yang disebabkan oleh lebih banyak lubang yang terakumulasi selama menahan “0”.

Tingkat rekombinasi a S/S/S dan b S/S/H setelah membaca “0”

Ringkasnya, rekayasa pengatur jarak yang optimal untuk DGTFET DRAM adalah bahwa pengatur jarak pada sisi sumber dan saluran pembuangan masing-masing harus menerapkan dielektrik k rendah dan k tinggi. Dapat dilihat dari Tabel 2 bahwa G_Spacer tidak berpengaruh pada DGTFET DRAM ketika spacer lainnya tetap tidak berubah. Ini karena BTBT yang mendominasi operasi menulis dan membaca bebas dari pengaruh G_Spacer.

Waktu Retensi

Seperti dijelaskan sebelumnya, rekombinasi lubang dan pembangkitan selama menahan "1" dan "0" masing-masing menurunkan status "1" dan "0". Oleh karena itu, perlu dilakukan studi penurunan kinerja DGTFET DRAM pada holding time yang lebih lama. Pada Tabel 2, I ₁ dan Aku ₀ sangat menurun seiring dengan bertambahnya waktu penahanan. Di semua perangkat, Saya ₁ /Aku ₀ masih lebih besar dari 10 ⁴ untuk perangkat dengan rekayasa spacer optimal (S/S/H dan S/H/H) saat waktu penahanan meningkat menjadi 2 dtk.

Umumnya, waktu penahanan yang diperlukan untuk mengurangi margin indera maksimum (selisih antara I ₁ dan Aku ₀ ) sebesar 50% dinilai sebagai RT. Dalam desain ini, RT yang lebih ketat didefinisikan sebagai waktu penahanan maksimum ketika I ₁ /Aku ₀ lebih tinggi dari 10 ³ . Gambar 10 menunjukkan variasi arus pembacaan dengan waktu penahanan untuk S/S/H dan S/H/H. Dapat diketahui bahwa current ratio S/H/S dan S/H/H mencapai 10 ³ saat waktu penahanan meningkat menjadi 10 s. Hasilnya, RT DGTFET DRAM dengan rekayasa spacer optimal dapat mencapai 10 dtk. Ini jauh lebih tinggi dari nilai target 64 md. Tabel 3 membandingkan properti performa dalam karya ini dengan yang ada di [17,18,19,20]. Di [19, 20], rasio lancar hanya 10 ² , dan RT jauh lebih kecil dari 10 d. Selanjutnya, pembacaan "0" saat ini dalam karya ini adalah dua kali lipat lebih rendah dari pada [19, 20]. Hasil percobaan tentang FD-SOI TFET DRAM juga menunjukkan bahwa pembacaan mereka "0" saat ini dan RT lebih rendah dari pada pekerjaan ini. Performa superior ini menunjukkan bahwa DGTFET adalah pengganti DRAM berdaya rendah. Optimalisasi rekayasa spacer membuat DGTFET DRAM memperoleh arus “0” pembacaan rendah dan RT tinggi, yang berguna untuk mengurangi konsumsi daya statis dan dinamis.

Variasi arus pembacaan dengan waktu penahanan untuk S/S/H dan S/H/H

Skalabilitas DGTFET DRAM

Meskipun DGTFET DRAM memecahkan masalah kepadatan sel memori karena penghapusan kapasitor dengan ukuran besar, perlu untuk mempelajari skalabilitasnya. Sasaran skalabilitas adalah menjaga RT lebih tinggi dari 2 dtk. Tabel 4 mengekstrak properti performa S/S/H dengan penurunan L _g1 , L _g2 , dan L _celah . Pada Tabel 4, tiga angka dari masing-masing singkatan mewakili L _g1 , L _celah , dan L _g2 .

Dari Tabel 4, dapat diamati bahwa I ₁ sangat menurun saat L_g1 berkurang menjadi 100 nm dari 200 nm. Penskalaan L_g1 melebihi 100 nm mempersempit penghalang yang diinduksi tipe-n, yang mengakibatkan berkurangnya kemampuan kontrol gerbang dan I terdegradasi ₁ . Aku ₀ meningkat secara signifikan dengan penurunan L _g1 dan L _g2 . Pengurangan L _g2 mengurangi lebar penghalang saluran antara Gerbang1 dan Gerbang2, yang mendorong sebagian elektron untuk melewati penghalang untuk membentuk I yang lebih tinggi ₀ . Selain itu, penurunan terus menerus dari L _g1 melemahkan kemampuan Gate1 untuk membatasi elektron tunneling pada permukaan saluran selama membaca "0". Pada Tabel 4, L _celah tidak memiliki pengaruh yang jelas pada I ₁ , tapi aku ₀ sedikit meningkat dengan penurunan L _celah . Mengurangi L _celah di bawah 20 nm memungkinkan tunneling yang lebih tinggi menuju Gate2, sehingga menurunkan status "0", sehingga mengurangi waktu retensi.

Untuk memastikan bahwa I ₁ /Aku ₀ dan waktu retensi lebih besar dari 10 ² dan 2 s, masing-masing, L . minimum _g1 , L _g2 , dan L _celah dianggap sebagai 200, 150, dan 20 nm, masing-masing. Ukuran perangkat minimum ini sedikit lebih kecil dari pada [17,18,19,20], seperti yang ditunjukkan pada Tabel 3. Namun, ukuran minimum DGTFET DRAM masih lebih besar daripada DRAM 1T1C node 20 nm/18 nm [31 ], yang merupakan kelemahan bawaan DGTFET DRAM. Tetapi kelebihannya dari kapasitor-kurang, daya rendah, dan RT tinggi tidak dapat diabaikan di bawah bantuan optimasi rekayasa spacer. Mengurangi ukuran DGTFET DRAM di atas 100 nm akan menjadi fokus pekerjaan kami di masa mendatang.