Mengoptimalkan Teknik Spacer untuk DRAM TFET Dual-Gate: Meningkatkan Retensi dan Mengurangi Daya Statis

Latar Belakang

Seperti geometri perangkat menyusut, DRAM 1T-1C konvensional kesulitan untuk diskalakan karena kapasitor tidak dapat dikurangi di luar batas tertentu[1–3]. Industri memori oleh karena itu mengeksplorasi bahan dan arsitektur perangkat baru untuk meningkatkan densitas[4,5]. Pendekatan yang menjanjikan adalah DRAM 1T dengan struktur bebas kapasitor, yang pertama kali dilaporkan pada awal tahun 1990-an[6,7]. Dalam arsitektur ini, logika ‘1’ disimpan oleh salah satu dari empat mekanisme: ionisasi dampak[8], transistor giunjung bipolar[9], tunnelisasi antara-band (BTBT)[10], atau tunnelisasi gerbang[11]. TFET berdasarkan BTBT dianggap sebagai alternatif MOSFET potensial karena menawarkan rasio on/off yang tinggi dan arus off-state yang ultra-rendah[12–14]. Atribut ini sangat menguntungkan untuk DRAM, di mana arus bocoran off-state yang rendah diterjemahkan menjadi arus pembacaan-nol minimal dan daya statis yang dikurangi. Beberapa kelompok telah menyelidiki DRAM berbasis TFET[15–20], menunjukkan arus pembacaan-nol rendah dan waktu retensi yang panjang. Di antara mereka, DRAM TFET dual-gate (DGTFET) menonjol[19,20]. Dalam DRAM DGTFET, operasi tulis dan baca bergantung pada BTBT. Eksperimen melaporkan arus pembacaan-nol rendah hingga 1 nA/μm—di bawah itu DRAM 1T-1C tradisional—dan waktu retensi 2 detik, jauh melebihi interval refresh typikal 64 ms dalam sistem komputasi[21]. Bahkan pada 85 °C, retensi tetap di atas 300 ms, yang menunjukkan ketahanan di bawah kondisi keras. Desain bebas kapasitor lebih meningkatkan densitas kemasan, menjadikan DGTFET DRAM sebagai kandidat yang menarik untuk memori generasi mendatang. Meskipun kekuatan ini, waktu retensi dan arus pembacaan-nol yang dilaporkan belum optimal karena geometri DGTFET belum dioptimalkan sepenuhnya. Dalam karya ini, kami fokus pada teknik spacer—pilihan bahan dielektrik pada tiga spacer (sumber, celah gerbang, dan drain)—untuk meningkatkan performa DGTFET. Spacer berada di dekat pertungan tunnel dan oleh karena itu memberikan pengaruh kuat pada BTBT[22,23]. Dengan secara sistematis mempelajari dampak dielektrik low-k (SiO₂) versus high-k (HfO₂) pada setiap spacer, kami mengusulkan konfigurasi yang dioptimalkan yang secara dramatis mengurangi bocoran pembacaan-nol dan memperpanjang waktu retensi.

Struktur Perangkat dan Metode Simulasi

DGTFET menggunakan konfigurasi P-I-N, seperti ditunjukkan dalam Gambar 1a. Sumber dan drain adalah wilayah P⁺ (10²⁰/cm³) dan N⁺ (10²⁰/cm³) yang di-dope parah, masing-masing. Saluran intrinsic dibagi menjadi dua bagian gerbang: Gate1, polisilikon N⁺, dan Gate2, polisilikon P⁺, dipisahkan oleh celah sempit. Gate2 P⁺ membentuk lubang penyimpan muatan dalam, sementara Gate1 N⁺ mengontrol tunnelisasi selama baca. Spacer sumber dan drain (S_Spacer dan D_Spacer) dan spacer celah gerbang (G_Spacer) default ke SiO₂. Dimensi perangkat: ketebalan film silikon T_si = 20 nm, panjang Gate1 L_g1 = 400 nm, panjang Gate2 L_g2 = 200 nm, panjang celah gerbang L_gap = 50 nm, dan ketebalan oksida gerbang T_oxide = 3 nm (HfO₂). Simulasi dilakukan dalam Silvaco-Atlas menggunakan model BTBT non-lokal yang memaklibatkan variasi tepi band spasial dan generasi/rekombinasi carrier[24]. Parameter model dikalibrasi terhadap data eksperimental untuk TFET SOI[25], menghasilkan massa efektif elektron dan lubang sebesar 0,22 m₀ dan 0,52 m₀, masing-masing. Doping parah memerlukan penyempitan band-gap, statistik Fermi–Dirac, rekombinasi Shockley–Read–Hall, dan model mobilitas yang bergantung pada doping/suhu. Umur carrier—kritikal untuk retensi—disetel pada 100 ns, didorong oleh rentang literatur dari 1 µs hingga 10 ns[26–28]. Model Scharfetter dan Schenk digunakan untuk menangkap dependensi umur pada doping dan suhu.

a Skematik sel DRAM TFET dual-gate (DGTFET). b Perbandingan karakteristik transfer simulasi dan hasil eksperimental untuk TFET SOI[25].

Hasil dan Pembahasan

Mekanisme Operasi

Operasi tulis dan baca dalam DRAM DGTFET diatur oleh BTBT pada pertungan drain (tulis) dan sumber (baca). Gambar 2 mengilustrasikan diagram band selama operasi ini. Tijdens write-‘1’, bias negatif pada Gate2 menurunkan band saluran di bawah Gate2, menciptakan barrier tipis di sisi drain dan memungkinkan elektron untuk tunnel menuju drain sementara lubang menumpuk dalam lubang potensial dalam (~1,2 V). Sebaliknya, bias positif Gate2 selama write-‘0’ mengusir lubang dari lubang, memulihkan keadaan off. Baca-‘1’ (Gambar 2b) mengungkapkan barrier saluran antara Gate1 dan Gate2 tetapi tidak di dasar saluran, memungkinkan jalur konduksi miring dari depan Gate1 ke belakang Gate2. Baca-‘0’ (Gambar 2c) menunjukkan barrier saluran yang mencolok yang mencegah elektron, menekan bocoran. Inset Gambar 2d mengonfirmasi bahwa elektron tidak dapat melintasi barrier ini selama baca-‘0’. Kondisi pemrograman yang optimal sangat penting: bias Gate2 yang lebih negatif meningkatkan BTBT terpuruk selama write-‘1’; bias negatif kecil selama hold mempertahankan populasi lubang; dan bias Gate1 yang lebih tinggi selama baca memperkuat BTBT untuk baca-‘1’ tetapi meningkatkan bocoran baca-‘0’. Tabel 1 mencantumkan nilai bias yang digunakan, dan Gambar 3b menunjukkan arus transien yang dihasilkan dengan write/baca 50 ns dan hold 100 ns. Rasio arus I₁/I₀ ≈ 10⁴, sesuai dengan laporan sebelumnya[17,19,20].

Dampak Dielektrik Spacer

Dalam DRAM DGTFET, setiap spacer dapat dibuat dari SiO₂ low-k atau HfO₂ high-k, yang menghasilkan delapan kombinasi dielektrik yang mungkin. Tabel 2 merangkum baca-1 (I₁), baca-0 (I₀), dan rasio I₁/I₀ untuk setiap konfigurasi, serta retensi pada waktu hold 2 detik. Notasi “S” dan “H” menunjukkan SiO₂ dan HfO₂, masing-masing, dan kode tiga huruf mencantumkan S_Spacer, G_Spacer, dan D_Spacer dalam urutan tersebut. Data mengungkapkan bahwa spacer sumber mendominasi I₁: penggunaan SiO₂ pada S_Spacer meningkatkan I₁ dua order magnitudo relatif terhadap HfO₂. Spacer drain terutama mengontrol I₀: D_Spacer HfO₂ menekan bocoran baca-nol hingga ~10⁻¹⁴ A/μm. Oleh karena itu, konfigurasi optimal adalah low-k pada sumber dan high-k pada drain, sementara spacer celah gerbang tidak berpengaruh ketika dua lainnya tetap.

Pengaruh Spacer Sumber

Membandingkan H/S/S dan S/S/S (Gambar 4) menunjukkan bahwa SiO₂ pada sumber meningkatkan arus baca-1 sekitar 100×. Gambar 5 mengilustrasikan bahwa HfO₂ pada sumber memperpanjang wilayah depleksi permukaan pada pertungan sumber, memperlebar barrier tunnel. Akibatnya, jarak tunnel (Gambar 6a) lebih besar untuk H/S/S, dan medan frings (Gambar 6b) lebih tinggi, yang mengurangi medan puncak dan menekan BTBT. Dependensi eksponensial BTBT pada medan menjelaskan mengapa I₁ jauh lebih tinggi untuk S/S/S. Oleh karena itu, spacer sumber low-k penting untuk memaksimalkan arus baca-1.

Pengaruh Spacer Drain

Dengan S_Spacer dan G_Spacer tetap pada SiO₂, mengubah D_Spacer dari SiO₂ menjadi HfO₂ (Gambar 7) secara dramatis mengubah arus tulis, tahan, dan baca. D_Spacer high-k memperdalam lubang potensial selama write-1, meningkatkan drive BTBT dan meningkatkan I₁. Selama hold-0, spacer high-k menekan BTBT pada drain, mengurangi arus hold-0 yang diinduksi rekombinasi. Dalam baca-0, perbedaan I₀ berasal terutama dari rekombinasi: D_Spacer SiO₂ memungkinkan lebih banyak lubang untuk menumpuk selama hold-0, meningkatkan tingkat rekombinasi dan sehingga bocoran baca-0 (Gambar 9). Oleh karena itu, D_Spacer high-k sangat penting untuk meminimalkan bocoran baca-nol.

Waktu Retensi

Retensi terbatas oleh rekombinasi lubang selama hold. Tabel 2 menunjukkan bahwa bahkan setelah 2 detik, perangkat dengan spacer optimal (S/S/H atau S/H/H) mempertahankan I₁/I₀ > 10⁴. Kami mendefinisikan waktu retensi (RT) sebagai durasi hold terlama di mana I₁/I₀ tetap di atas 10³. Gambar 10 menunjukkan bahwa spacer yang dioptimalkan menghasilkan RT sebesar 10 detik, jauh melebihi interval refresh konvensional 64 ms. Dibandingkan studi sebelumnya[17–20], DRAM DGTFET yang dioptimalkan mencapai arus baca-nol dua order magnitudo lebih rendah dan RT sepuluh kali lebih lama, mengonfirmasi kesesuaiannya untuk memori berdaya rendah dan densitas tinggi.

Skalabilitas

Skalabilitas dievaluasi dengan mengurangi L_g1, L_g2, dan L_gap sambil mempertahankan RT > 2 detik. Tabel 4 mencantumkan performa konfigurasi S/S/H di seluruh dimensi ini. Pengurangan L_g1 di bawah 200 nm secara parah merusak I₁ karena kontrol gerbang yang berkurang terhadap barrier tipe-n, sementara L_g2 yang lebih pendek menyempitkan barrier Gate1–Gate2 dan meningkatkan I₀. L_gap memiliki dampak minimal pada I₁ tetapi sedikit meningkatkan I₀ ketika dikurangi di bawah 20 nm. Akibatnya, dimensi terkecil yang viable adalah L_g1 = 200 nm, L_g2 = 150 nm, dan L_gap = 20 nm, yang masih melebihi node 1T-1C DRAM 20 nm/18 nm. Namun, manfaat arsitektur bebas kapasitor, berdaya rendah, dan retensi panjang membuat DGTFET DRAM menjadi jalur yang menarik ke depan. Usaha di masa depan akan difokuskan pada skalabilitas sub-100 nm DRAM DGTFET.

Kesimpulan

Kami telah menunjukkan bahwa teknik spacer secara mendalam mempengaruhi performa DRAM DGTFET. Spacer low-k pada sumber memperluas wilayah depleksi permukaan, meningkatkan arus baca-1, sementara spacer high-k pada drain menekan bocoran baca-nol dengan memperdalam lubang potensial dan membatasi BTBT selama hold. Optimasi tumpukan dielektrik menghasilkan arus baca-nol sub-pikoampere dan waktu retensi 10 detik, melebihi TFET DRAM sebelumnya dan memberikan rasio baca 10⁷. Analisis skalabilitas menunjukkan bahwa dimensi minimum yang viable tetap lebih besar dari 1T-1C DRAM terbaru, tetapi keuntungan bebas kapasitor, berdaya rendah, dan retensi panjang menjadikan DGTFET DRAM jalur yang menarik ke depan. Upaya di masa depan akan difokuskan pada skalabilitas sub-100 nm dan integrasi ke dalam array memori densitas tinggi.

Singkatan

DGTFET:

Transistor efek medan tunnel dual-gate

DRAM:

Memori acak dinamis