solusi CXL 2.0 /PCIe 5.0 membuka kemacetan data &komputasi yang heterogen

Startup semikonduktor Fabless Astera Labs telah mengumumkan solusi konektivitas CXL 2.0 dan PCIe 5.0 baru yang dibuat khusus untuk membuka arsitektur komputasi yang heterogen dan mengatasi beban kerja yang sensitif terhadap latensi di pusat data. Perusahaan mengatakan tujuan dari solusi baru ini adalah untuk mengatasi kemacetan kinerja di seluruh sistem dalam aplikasi yang berpusat pada data.

Proliferasi data dan pengarusutamaan beban kerja khusus – seperti kecerdasan buatan (AI) dan pembelajaran mesin (ML) – memerlukan akselerator yang dibuat khusus untuk bekerja berdampingan dengan CPU tujuan umum pada motherboard yang sama atau di dalam rak yang sama sambil berbagi ruang memori bersama. Interkoneksi CXL 2.0 adalah kunci untuk mengaktifkan topologi sistem koheren cache tersebut.

Produk pertama dalam portofolio baru Astera Labs adalah portofolio smart retimer Aries Compute Express Link (CXL 2.0) (PT5161LX, PT5081LX) untuk konektivitas CXL.io latensi rendah, yang secara aktif disampel ke pelanggan strategis. CEO perusahaan, Jitendra Mohan, mengatakan, “Dengan ekspansi kami ke ekosistem CXL, Astera Labs mengambil lompatan besar lainnya untuk menyediakan solusi yang dibuat khusus yang membuka komputasi heterogen yang kompleks dan topologi sistem disagregasi yang dapat dikomposisi.”

Spesifikasi CXL 2.0 dirilis oleh Konsorsium CXL pada November 2020. CXL adalah interkoneksi standar industri terbuka yang menawarkan koherensi dan semantik memori menggunakan konektivitas bandwidth tinggi, latensi rendah antara prosesor host dan perangkat seperti akselerator, buffer memori, dan smart perangkat I/O. Spesifikasi CXL 2.0 menambahkan dukungan untuk beralih ke fan-out untuk terhubung ke lebih banyak perangkat; penggabungan memori untuk meningkatkan efisiensi penggunaan memori dan menyediakan kapasitas memori sesuai permintaan; dan dukungan untuk memori persisten. Semua ini sambil melestarikan investasi industri dengan mendukung kompatibilitas penuh dengan CXL 1.1 dan 1.0.

Presiden Konsorsium CXL, Barry McAuliffe mengatakan, “Sebagai anggota awal Konsorsium CXL, Astera Labs menyumbangkan keahlian konektivitasnya untuk kemajuan standar CXL. Sangat menyenangkan melihat implementasi silikon CXL pertamanya datang ke pasar untuk mendukung ekosistem CXL yang berkembang pesat.”

Solusi PCIe 5.0 baru bekerja sama dengan Intel

Astera Labs juga mengumumkan ketersediaan mode latensi rendah baru dalam portofolio smart retimer Aries untuk konektivitas PCIe dengan prosesor Intel Xeon yang dapat diskalakan. Pengembangan ini merupakan hasil kolaborasi erat dengan Intel Corporation untuk lebih mengurangi latensi dalam tautan PCIe ke sub-10ns dan meningkatkan kinerja dalam beban kerja yang berpusat pada data. Astera Labs mengklaim sebagai vendor pertama yang mendemonstrasikan interoperabilitas PCIe 5.0 yang kuat dengan prosesor Intel Xeon Scalable dengan kode nama 'Sapphire Rapids.'

Juga diluncurkan pada saat yang sama adalah plug-and-play Smart retimer add-in-card baru untuk aplikasi PCIe/CXL, yang disebut Equinox. Juga dikembangkan dalam kemitraan dengan Intel, kartu dan firmware yang dibuat khusus terkait akan menyederhanakan pengembangan sistem berkemampuan PCIe 5.0 dengan prosesor Xeon Scalable terbaru dari Intel. Ini mewakili transisi Astera Labs untuk menawarkan papan plug-and-play yang mudah digunakan untuk mengimplementasikan topologi sistem yang kompleks dengan cepat.

“PCIe Gen5 dan CXL adalah teknologi dasar untuk beban kerja komputasi yang heterogen dan arsitektur pusat data hari ini dan besok,” kata Zane Ball, VP perusahaan dan manajer umum untuk teknik dan arsitektur pusat data di Intel. “Intel bekerja sama dengan para pemimpin ekosistem seperti Astera Labs untuk secara signifikan mengurangi latensi interkoneksi PCIe dan CXL pada platform Intel Xeon Scalable yang akan datang dengan kode nama ‘Sapphire Rapids’ dan platform tambahan.”

Konten Terkait:

• Mengatur waktu ulang USB4 melalui USB-C
• Membangun interkoneksi berkinerja tinggi dengan beberapa generasi PCIe
• Xilinx menargetkan pembongkaran pusat data dengan perangkat keras yang 'dapat dikomposisi'
• Bagaimana edge supercomputing akan mengubah banjir data yang hebat