FinFET Silikon-Germanium: Kanal Hambatan Rendah Pionir untuk 7nm dan Di Atasnya
Di IBM Research di Albany, NY, tim semikonduktor kami mendorong teknologi CMOS menuju 10 nm, 7 nm, dan node masa depan. Seiring berkurangnya dimensi perangkat, resistansi saluran transistor menjadi faktor penentu kinerja chip. Inovasi bahan saluran untuk menurunkan resistansi tersebut sangat penting untuk menjaga 7 nm dan di atasnya tetap kompetitif. Fokus kami adalah silikon-germanium (SiGe), bahan kunci yang memungkinkan peningkatan daya-kinerja yang disoroti dalam peluncuran 7 nm tahun lalu.
Profil FinFET Si simetris (a) dan SiGe FinFET (b) pada 10 nm, diproduksi di NanoTech Complex SUNY Polytechnic. SiGe FinFET menunjukkan properti listrik yang unggul.
Chip FinFET 14 nm saat ini menggunakan saluran silikon murni—stabilitas silikon membatasi di luar skala ini. Sebaliknya, FinFET berbasis SiGe telah memberikan peningkatan kinerja yang terbukti di bawah standar industri 10 nm, menawarkan jalur praktis menuju teknologi CMOS yang dapat diskalakan. Salah satu keuntungannya adalah kemampuan untuk mengintegrasikan perangkat daya-rendah dan kinerja-tinggi pada satu die tanpa mengorbankan salah satunya.
FinFET SiGe juga menunjukkan keandalan listrik yang ditingkatkan, yang berarti kinerja chip yang lebih stabil seumur hidupnya. Akibatnya, alur proses yang sama melayani komputer super berkinerja tinggi dan perangkat seluler yang dibatasi daya.
Dengan memperkenalkan atom germanium yang lebih besar ke dalam jaring silikon, SiGe menciptakan ketidakcocokan jaring sengaja yang menghasilkan regangan pada saluran transistor. Regangan ini meningkatkan mobilitas pembawa muatan, memungkinkan lebih banyak arus mengalir pada tegangan yang lebih rendah. Dengan demikian, SiGe memungkinkan jalan raya yang dapat diskalakan menuju dimensi yang lebih kecil sambil mempertahankan keseimbangan daya–kinerja.
SiGe untuk Node Masa Depan: Mengatasi Tantangan Produksi Chip 10 nm & 7 nm
Mempertahankan regangan selama seluruh alur integrasi dan mengontrol densitas cacat adalah dua hambatan teknis utama untuk FinFET SiGe pada 10 nm dan di bawahnya. Regangan dapat hilang selama anealing termal yang mengaktifkan dopan, selama langkah recess source/drain yang membentuk juncion seragam, atau selama pola fin dalam desain yang memerlukan fin ultra-pendek.
Kontrol cacat sama pentingnya untuk produksi massal. Ketidakcocokan jaring antara saluran SiGe dan substrat silikon membuat sulit untuk mempertahankan tingkat cacat dalam batas yang dapat diproduksi di seluruh wafer. Melalui pertumbuhan epitaksi canggih, integrasi modul fin inovatif, dan rekayasa source/drain yang disempurnakan, kami telah mencapai retensi regangan dan rendahnya cacat pada node uji 10 nm dan 7 nm kami.
Berdasarkan studi kelayakan ini, kami bekerja sama dengan desainer chip dan pabrik untuk membawa FinFET SiGe ke produksi volume. Kami mengantisipasi bahwa SiGe akan menggantikan FinFET silikon pada node CMOS generasi berikutnya, memenuhi segala sesuatu dari komputer super hingga perangkat seluler. Teknologi ini juga menjanjikan untuk aplikasi “more-than-Moore”—cloud, komputasi kognitif, dan skenario daya-rendah lainnya—di mana penggunaan daya yang efisien adalah prioritas utama.
Baca Lebih Lanjut
Potongan lintang fin dan gate stack untuk lebar fin yang berkisar dari 87 nm (a) hingga 3 nm (g) dengan konten Ge yang lebih tinggi untuk Fin SiGe.
Pada simposium IEEE VLSI tahun ini, tim kami memamerkan serangkaian terobosan perangkat, bahan, dan integrasi yang memanfaatkan SiGe di bawah aturan dasar 10 nm dan merumuskan jalur menuju node 7 nm yang kami produksi tahun lalu. Sorotan meliputi kontrol cacat, inovasi gate-stack dan lapisan antarmuka yang disesuaikan untuk Fin SiGe, dan teknik kontak canggih—semua detailnya dalam makalah VLSI kami.
- T2.2: “FINFET Technology Featuring High Mobility SiGe Channel for 10 nm and Beyond”
- T4.3: “Selective GeOx-Scavenging from Interfacial Layer on Si1‑xGex Channel for High Mobility Si/Si1‑xGex CMOS Application”
- T9.3: “Replacement High‑K/Metal‑Gate High‑Ge‑Content Strained SiGe FinFETs with High Hole Mobility and Excellent SS and Reliability at Aggressive EOT ~7Å and Scaled Dimensions Down to Sub‑4 nm Fin Widths”
- T7.2: “Ti and NiPt/Ti Liner Silicide Contacts for Advanced Technologies”
Skematik proses selektif GeOx-scavenging inovatif (a) dan lapisan antarmuka bebas GeOx (b) dengan saluran SiGe.
*FinFET merujuk pada arsitektur transistor yang mengangkat saluran ke dalam struktur mirip sirip.
Dechao Guo adalah staf penelitian, master inventor, dan manajer Desain & Integrasi Perangkat Canggih di IBM Research.
