IBM Tampilkan Tujuh Terobosan untuk Chip Di Atas 7nm di SPIE

Saat IBM pertama kali mengungkapkan chip tes 7 nm yang fungsional pada 2015 dalam kemitraan dengan GLOBALFOUNDRIES dan Samsung, kami mengantisipasi kesiapan manufaktur yang cepat dalam waktu satu tahun. Kini, industri semikonduktor semakin cepat, dan IBM merumuskan jalur menuju generasi node berikutnya di atas 7 nm.

Pada konferensi Advanced Lithography Internasional Society for Optics and Photonics (SPIE) tahun ini, IBM menyajikan tujuh makalah yang mengungkap kemajuan teknologi yang mendorong transisi di luar node 7 nm, semua berpusat pada Litografi Ultraviolet Ekstrim (EUV).

Mencapai dimensi transistor sub-nanometer dan interkoneksi skala atom memerlukan teknik pola yang beresolusi tinggi dan efisien proses. EUV menawarkan solusi satu paparan yang melebihi batas resolusi metode litografi sebelumnya. Tujuh presentasi SPIE menyoroti perkembangan kritis dalam desain masker EUV, kimia resist, dan integrasi proses—sumbangsih utama untuk node 7 nm dan masa depan yang andal.

Optimisasi Inti Desain untuk Node di Atas 7 nm

Michael Crouse, Nicole Saulnier, dan Derren Dunn menunjukkan bahwa penyesuaian kecil pada geometri kabel dapat secara dramatis meningkatkan cetakan EUV. Gambar 1 menunjukkan bahwa bentuk masker yang dioptimalkan memungkinkan garis kontinu, tidak terputus pada dimensi di bawah ambang 7 nm, mengurangi variabilitas listrik dan meningkatkan hasil.

Gambar 1: Optimisasi kontras pada kabel logam 2-D. Dengan perbaikan ini, fitur 20–30 % lebih kecil dari yang dicapai pada node 7 nm dapat dicetak dengan andal, secara signifikan menurunkan variabilitas fisik dan listrik.

Menjelajahi Stapel Masker EUV Baru

Simulasi Martin Burkhardt mencakup seluruh tabel periodik untuk mengidentifikasi bahan masker yang dapat memberikan kontras lebih tinggi tanpa memerlukan perubahan pada optik EUV. Pembuatan masker dari ligasi canggih ini dapat memungkinkan skalabilitas yang mulus di atas 7 nm sambil mempertahankan infrastruktur EUV saat ini.

Mengukur Kekasaran Tepi Garis dan Lebar Garis

Ravi Bonam menyajikan metodologi komprehensif untuk mengukur dan meminimalkan kekasaran pada garis yang dicetak EUV. Pekerjaannya menentukan kondisi proses yang menghasilkan fitur paling halus, langsung meningkatkan kemanfaatan manufaktur dan kinerja chip.

Meningkatkan Antarmuka Resist-Hardmask

Dario Goldfarb menyelidiki kimia antara resist EUV dan hardmask anorganik. Dengan menyesuaikan interaksi permukaan—ilustrasi dalam Gambar 2—ia mencapai pola pertama yang andal dari resist pada hardmask silikon, langkah kritis untuk mentransfer pola EUV ke substrat.

Gambar 2: Resist EUV yang sebelumnya tidak kompatibel dengan hardmask silikon anorganik kini berhasil diformasi setelah disesuaikan permukaannya.

Lapisan Adheksi Brush Polimer

Indira Seshadri menunjukkan bahwa brush polimer tipis dapat berfungsi sebagai promotor adheksi antara fitur yang dicetak EUV dan substrat. Pendekatan ini mempertahankan fidelitas desain selama pengikisan, memastikan hasil tinggi pada ukuran fitur terkecil.

Mengurangi Densitas Cacat dalam Film EUV Komposit

Luciana Meli menyajikan alur kerja inspeksi cacat sistematis yang mengidentifikasi perbaikan bahan dan proses yang diperlukan untuk rendahnya cacat yang diperlukan pada 7 nm dan di atasnya.

Pola Tunggal Paparan untuk Fitur di Bawah 30 nm

Anuja De Silva mendemonstrasikan pola EUV satu paparan pada sirkuit kabel pada 30 nm dan lebih kecil—dimensi yang mendorong di luar node 7 nm. Gambar 3 melompat dari kemampuan 7 nm pertama ke generasi berikutnya, menyoroti baik kemajuan maupun tantangan yang tersisa.

Gambar 3: Inovasi citra dan bahan terintegrasi memungkinkan IBM untuk menghasilkan ukuran fitur yang diperlukan di luar node 7 nm.

Chip 7 nm menampung 20 miliar transistor pada area seukuran kuku jari, memungkinkan kinerja yang tidak tertandingi dalam analitik data, komputasi kognitif, dan gelombang aplikasi seluler berikutnya. Penelitian yang disajikan di SPIE mendorong industri menuju proses EUV satu paparan yang andal dan membuka jalan untuk skalabilitas dan peningkatan kinerja yang berkelanjutan.

Presentasi Tambahan IBM pada 2017 SPIE

• Optimisasi inti desain pada node di atas 7 nm: Persekatan teknik mitigasi stokastik DTCO dan EUVL – Michael Crouse, Nicole Saulnier, Derren Dunn
• Investigasi stapel masker alternatif dalam litografi EUV – Martin Burkhardt
• Dekomposisi TCC menggunakan kernel non-kohéren untuk perhitungan gambar litografi yang lebih cepat – Alan Rosenbluth
• Pengembangan hardmask yang mengandung Ti melalui pemabutan PEALD – Anuja De Silva
• Opsi pola DSA untuk aplikasi logika dan memori – Charlie Liu
• Studi listrik proses penyusutan DSA dan efek perbaikan CD di bawah 60 nm menggunakan kendaraan uji EUV – Cheng Chi
• Mencapai Overlay Sejati di Node Canggih – Chiew-Seng Koay
• Strategi bebas topcoat untuk kontrol orientasi blok kopolimere High-χ organik murni – Dan Sanders
• Identifikasi dan analisis sensitivitas keandalan sistem aturan dasar yang terkorelasi (design arc) – Eric Eastman
• Pengembangan dan kalibrasi model DSA 3D cepat untuk pengoptimalan teknologi desain bersama – Kafai Lai
• Dampak Tak Terduga Gas RIE pada Film Litografi – Martin Glodde
• Prediksi Tes Listrik menggunakan Metrologi Hibrid dan Pembelajaran Mesin – Mary Breton
• Mengurangi LER pada Si dan SiN melalui Optimasi RIE untuk Aplikasi Gelombang Panduan Fotonik – Nathan Marchack
• Strategi Pola Self-Assembly Terarah untuk Aplikasi Memori Perubahan Fase – R. Bruce
• Karakterisasi bahan untuk integrasi proses perangkat GAA multi-saluran – Raja Muthinti
• Analisis komprehensif kekasaran tepi garis dan lebar garis untuk litografi EUV – Ravi Bonam