Fungsi Ganda Perangkat V/SiOx/AlOy/p++Si sebagai Selektor dan Memori

Hasil dan Diskusi

Gambar 1a menunjukkan struktur skematik V/SiO_x /AlO_y /p ⁺⁺ perangkat Si. Tiga amorf V, SiO_x , dan AlO_y lapisan dan lapisan Si kristal tunggal diamati oleh gambar penampang mikroskop elektron transmisi (TEM) seperti yang ditunjukkan pada Gambar. 1b. Ketebalan SiO_x dan AlO_y lapisan adalah 5,5 dan 1,5 nm, masing-masing. Untuk mengkonfirmasi rasio komposisi dua film dielektrik, analisis XPS dilakukan (File tambahan 1). x nilai SiO_x dan y nilai AlO_y masing-masing adalah 0,88 dan 1,33. SiO kami_x film menggunakan PECVD dibandingkan dengan SiO₂ diendapkan menggunakan oksidasi kering disimpan pada suhu yang jauh lebih rendah dan memiliki lebih banyak cacat, membuatnya cocok untuk switching resistif pada tegangan yang relatif lebih rendah. Gambar 2a menunjukkan peralihan ambang khas V/SiO_x /AlO_y /p ⁺⁺ perangkat Si. Peralihan awal dengan proses pembentukan positif memerlukan tegangan yang lebih tinggi daripada pensaklaran ambang berikutnya karena lapisan dielektrik awalnya memiliki cacat yang lebih kecil. CCL 1 μA diterapkan ke perangkat untuk menghindari pembentukan filamen konduktor yang berlebihan di SiO_x lapisan. Arus bocor sangat rendah (100 pA pada 1 V) dibandingkan dengan pengalihan ambang batas VO_{x yang dilaporkan sebelumnya} . Keuntungan ini dikaitkan dengan Al₂ O₃ dengan permitivitas dan konduktivitas termal yang lebih tinggi dibandingkan dengan SiO₂ . Off-state memiliki sifat isolasi karena filamen mudah pecah dan kemudian tidak ada filamen yang tersisa. Mekanisme yang mungkin untuk peralihan ambang adalah oksidasi V TE dari oksigen yang dipasok dari SiO_x lapisan selama proses pembentukan positif seperti yang ditunjukkan pada Gambar. 2b. Sifat kelistrikan VO_x antara V TE dan SiO_x lapisan dapat berubah dari keadaan isolasi ke keadaan logam, menyebabkan perubahan resistensi yang tiba-tiba. CCL yang rendah sebesar 1 μA tidak cukup untuk menyebabkan filamen penghantar yang efisien di dalam SiO_x film. Oleh karena itu, SiO_x dengan sifat isolasi dapat menjadi penyebab lain untuk mengurangi off-saat ini. Untuk proses pembentukan negatif V/SiO_x /AlO_y /p ⁺⁺ Perangkat Si, peralihan ambang tidak diamati (lihat File tambahan 1). Ketika bias negatif diterapkan pada V TE, pergerakan oksida bergerak menuju Si BE, sehingga V TE tidak dapat lagi berpartisipasi dalam switching ambang sebagai VO_x . Sisipan dari Gambar. 2a menunjukkan tegangan ambang (V_th ) dan tegangan tahan (V_tahan ) selama 100 siklus. V_th di mana arus meningkat tajam dengan kemiringan hampir tak terbatas antara 1,08 dan 1,82 V, dan V_tahan di mana arus kembali ke keadaan resistansi tinggi adalah antara 0,12 dan 0,54 V. Gambar 2c menunjukkan karakteristik I–V pada arus aktif pada suhu yang berbeda. Pada 25 °C dan 55 °C, keduanya menunjukkan peralihan ambang yang hampir serupa, tetapi kurva I–V pada suhu yang lebih tinggi dari 85 °C kehilangan sifat peralihan ambang. Diketahui bahwa VO_x kehilangan MIT-nya pada suhu tinggi. Dengan demikian, hasil ini merupakan bukti lain bahwa VO_x adalah penyebab utama dari switching ambang batas. Gambar 2d menunjukkan karakteristik transien untuk peralihan ambang batas. Pulsa dengan amplitudo 1 V memantau arus baca sebelum dan sesudah pulsa tulis dengan lebar 1 s. Arus tinggi dipantau saat pulsa dengan amplitudo tinggi diterapkan ke perangkat, dan kemudian, V/SiO_x /AlO_y /p ⁺⁺ Perangkat Si mematikan arus segera setelah pulsa penulisan dihapus. Properti pemilih yang dianalisis di atas dapat digunakan saat dikombinasikan dengan operasi elemen memori di bawah 1 μA [55, 56].

Konfigurasi perangkat V/SiO_x /AlO_y /p ⁺⁺ Si. a Gambar skema dan b Gambar TEM

Peralihan ambang batas searah dari V/SiO_x /AlO_y /p ⁺⁺ Si ketika pembentukan positif dengan CCL 1 μA diterapkan. a Kurva I-V yang khas. b Gambar skema proses pembentukan. c Karakteristik I–V berdasarkan ketergantungan suhu. d Karakteristik sementara

Gambar 3a menunjukkan switching resistif bipolar V/SiO_x /AlO_y /p ⁺⁺ Perangkat Si setelah pembentukan positif dengan CCL 100 μA. Kemudian, proses reset dengan peningkatan resistensi yang cepat dilakukan dengan menyapu tegangan negatif, dan perangkat dialihkan ke status resistansi tinggi (HRS). Proses set dengan penurunan resistansi yang cepat kemudian terjadi pada tegangan bias positif, menyebabkan perangkat kembali ke keadaan resistansi rendah (LRS). Untuk memahami sifat-sifat filamen konduktor, kami mengamati konduktansi yang dinormalisasi dan ketergantungan suhu. Konduksi di LRS merupakan pedoman penting untuk secara tidak langsung menginformasikan sifat-sifat filamen konduktor. Gambar 3b menunjukkan konduktansi yang dinormalisasi (G_N ) yang didefinisikan sebagai konduktansi dinamis (G_d ) dibagi dengan konduktansi statis (G₀ ) untuk kurva I–V dari V/SiO_x /AlO_y /p ⁺⁺ Perangkat Si di LRS dengan suhu yang berbeda. Terlepas dari suhu, G_N nilai konvergen ke 1 ketika tegangan adalah nol. Hal ini memungkinkan kita untuk mengesampingkan mekanisme konduksi yang terkenal seperti emisi Schottky, tunneling Fowler-Nordheim, dan hukum Anak (I~V ² ) dalam arus terbatas muatan ruang (SCLC). Konduksi ohmik logam juga dapat dikecualikan dengan mempertimbangkan ketergantungan suhu seperti yang ditunjukkan pada Gambar 3c. Penurunan resistansi dengan meningkatnya suhu menunjukkan bahwa filamen konduktor memiliki sifat semikonduktor. Dengan demikian, kita dapat mengecualikan penetrasi V ke dalam SiO_x lapisan untuk filamen konduktor utama V/SiO_x /AlO_y /p ⁺⁺ Perangkat Si di LRS. Oleh karena itu, operasi memori bipolar dari V/SiO_x /AlO_y /p ⁺⁺ Perangkat Si didominasi oleh peralihan intrinsik SiO_x . Juga dikonfirmasi bahwa arus positif dan negatif tidak jauh berbeda menunjukkan bahwa daripada tipe antarmuka seperti emisi Schottky, ia didominasi oleh konduksi massal. Dengan mempertimbangkan konduktansi ternormalisasi yang disebutkan di atas, ada dua kemungkinan mekanisme konduksi dominan massal. Yang pertama adalah konduksi hopping mengikuti rumus:

Pergantian memori V/SiO_x /AlO_y /p ⁺⁺ Si ketika pembentukan positif dengan CCL 30 A diterapkan. a Kurva I-V yang khas. b Konduktansi yang dinormalisasi. c Dalam (I) versus 1000/T. d Gambar skema proses pembentukan

dimana q , n , a , ø _T , v _o , dan d adalah muatan listrik, konsentrasi muatan ruang, rata-rata jarak lompat, tinggi penghalang elektron untuk lompat, frekuensi getaran intrinsik, dan ketebalan film dielektrik. ø _T dihitung dari kemiringan plot linier ln (I) versus 1000/T adalah 0,463 eV seperti yang ditunjukkan pada Gambar. 3c. Nilai yang dihitung dari hubungan antara E_a dan V adalah 5,17 nm, menunjukkan filamen konduktor yang terbentuk di SiO_x tidak kuat dan dekat dengan status HRS. Mekanisme konduksi lainnya, emisi Poole-Frenkel (P-F), dicakup dalam File tambahan 1. Berdasarkan hasil di atas, model filamen konduktor dalam operasi memori V/SiO_x /AlO_y /p ⁺⁺ Perangkat Si digambarkan pada Gambar. 3d. Pada proses pembentukan positif, proses oksidasi berlangsung pada sisi VTE, namun karena CCL yang tinggi, filamen konduktif dapat terbentuk di dalam SiO_x dan AlO_y karena pergerakan kekosongan oksigen. Selama proses reset, medan listrik berlawanan dengan pembentukan dan set menginduksi oksigen dan rekombinasi dengan kekosongan oksigen, mengakibatkan pecahnya filamen konduktif. Perlu dicatat bahwa operasi pemilih dan memori diamati dalam sel yang sama. Operasi memori dimungkinkan setelah operasi ambang batas terjadi dan kemudian sakelar dimatikan sepenuhnya. Namun, arah sebaliknya tidak dimungkinkan karena pengalihan reset dari operasi memori tidak sepenuhnya dimatikan.

Gambar 4a menunjukkan kurva I–V yang dinormalisasi dalam LRS V/SiO_x /AlO_y /p ⁺⁺ Perangkat Si pada rezim tegangan rendah (0~1 V) untuk kondisi CCL yang berbeda (5 μA, 30 μA, dan 1 mA). Di sini, kurva I–V yang dinormalisasi didefinisikan sebagai arus pada setiap tegangan dibagi dengan arus pada 1 V. Karena tingkat arus LRS yang bergantung pada CCL bervariasi, kami menetapkan nilai arus pada 1 V untuk dengan mudah membandingkan nonlinier. Dapat diamati bahwa saat CCL menurun, arus ditekan pada rezim tegangan yang lebih rendah. Untuk mendapatkan hubungan yang lebih kuantitatif, nonlinier didefinisikan sebagai rasio arus pada V_BACA untuk itu di paruh V_BACA . Gambar 4b menunjukkan arus baca pada 1 V dan nonlinier sebagai fungsi CCL untuk V/SiO_x /AlO_y /p ⁺⁺ perangkat Si. Penurunan arus baca karena reduksi CCL menunjukkan bahwa filamen penghantar menjadi lebih halus dan kemudian nonlinier meningkat. Film silikon oksida intrinsik menunjukkan nonlinier yang tinggi bahkan dalam satu lapisan. Sifat nonlinier intrinsik adalah karena sifat sebagian besar silikon oksida daripada antarmuka silikon. Semakin kecil CCL, semakin sedikit degradasi yang dihasilkan dalam SiO_x , sehingga penurunan tingkat energi trap di LRS dibandingkan dengan di HRS dapat diminimalkan. Oleh karena itu, penghalang energi yang lebih tinggi dapat memaksimalkan nonlinier dalam status LRS ketika CCL yang lebih rendah diterapkan ke perangkat. Demikian pula, konduksi yang dijelaskan oleh emisi P-F di TaO_x /TiO_y stack memastikan nonlinier tinggi [57]. Kemungkinan lain adalah karena konstanta dielektrik oksida lebih kecil, lebih banyak lintasan dibuat ke film oksida karena konsentrasi medan. Hal ini dapat menyebabkan penurunan tingkat energi perangkap lapisan oksida, yang diharapkan dapat berfungsi sebagai penghalang terowongan untuk Al₂ O₃ . Untuk mendapatkan margin baca (∆V) di n × n array titik silang, kami menggunakan rangkaian ekivalen yang disederhanakan seperti yang ditunjukkan pada Gambar. 4c. Mempertimbangkan kasus terburuk, sel yang berdekatan diatur ke LRS dan resistansi beban (R_L ) terhadap resistansi LRS. V dihitung dari selisih antara V_OUT di LRS dan V_OUT di HRS. Gambar 4d menunjukkan V sebagai fungsi dari jumlah baris kata (n ) untuk V/SiO_x /AlO_y /p ⁺⁺ perangkat Si. Semakin kecil CCL, semakin tinggi V karena nonlinier meningkat. Saat margin baca 10% diamankan, larik dapat diperluas hingga sekitar lebih dari 10 × 10 untuk CCL 5 μA dan ke 5 × 5 untuk CCL 1 mA. Ukuran array untuk menahan arus menyelinap tidak cukup, tetapi akan membantu memperluas ukuran array ketika perangkat dengan fungsi pemilih terhubung dalam V/SiO_x /AlO_y /p ⁺⁺ perangkat Si. Dibandingkan dengan pembacaan 0,5-V di semua CCL, ini memiliki nonlinier yang lebih tinggi dengan pembacaan pada 1 V. Meskipun V_BACA rendah menyebabkan daya statis rendah dalam operasi baca, nilai nonlinier menjadi lebih kecil, yang disebabkan oleh fakta bahwa medan listrik pada SiO lebih kecil_x /AlO_y lapisan dalam V yang lebih kecil_BACA .

Karakteristik nonlinier dari V/SiO_x /AlO_y /p ⁺⁺ Si untuk peralihan memori. a Kurva I-V dengan CCL yang berbeda. b Baca arus dan nonlinier sebagai fungsi CCL. c Sirkuit ekivalen larik titik silang. d Baca margin sebagai fungsi nomor baris kata untuk CCL yang berbeda dan tegangan baca