Menguasai Peta Karnaugh 5 dan 6 Variabel untuk Desain Logika Efisien

Seiring pertumbuhan logika kombinatorial, ukuran peta Karnaugh juga berkembang. Mengetahui kapan peta 5 atau 6 variabel yang tepat—dan cara menginterpretasikan serta mengelompokkan selnya—dapat mengurangi penggunaan logika secara dramatis dalam desain FPGA dan ASIC.

Altera (sekarang bagian dari Intel) meneliti ribuan desain pelanggan untuk memahami ukuran fan-in yang umum. Hasil distribusinya hampir datar dari dua hingga enam input, dengan puncak jelas pada lima. Dalam praktik, sebagian besar rangkaian tidak menggunakan lebih dari enam input, dan rata-rata desain nyaman berada dalam lima.

Data Altera itu sendiri, yang diekstrak dari perpustakaan desain pelanggan, mendukung nilai heterogenitas. Dengan memeriksa kon logika, memetakan mereka ke node berbasis LUT dan mengurutkan mereka berdasarkan jumlah input yang akan paling baik pada setiap node, Altera menemukan bahwa distribusi fan-in hampir datar antara dua hingga enam input, dengan puncak yang bagus pada lima.

Di bawah ini adalah peta Karnaugh 5 variabel klasik.

Peta K 5 Variabel (Peta Refleksi)

Gaya refleksi yang lebih lama melabeli atas (dan, untuk peta 6 variabel, sisi) peta dengan kode Gray penuh. Kode Gray dicerminkan di sekitar tengah peta—konvensi yang ditemukan dalam banyak teks klasik. Tata letak yang lebih baru dan disukai ditunjukkan di sampingnya.

Versi Overlay dari Peta K

Peta overlay terdiri dari dua sub-peta 4 sel yang identik, dibedakan hanya oleh bit paling signifikan dari alamat 3-bit di seluruh atas. Penomoran berbeda dari peta refleksi: jika digit paling signifikan diabaikan, urutan 00, 01, 11, 10 muncul di kedua sub-peta. Urutan delapan bit bukan kode Gray, tetapi imbuhan 2-bit 01, 10 adalah.

Mari kita terapkan peta 5 variabel pada masalah nyata: merancang rangkaian yang menerima input biner 5-bit (A = MSB, B, C, D, E) dan mengeluarkan logika TINGGI setiap kali bilangan biner adalah prima.

Bilangan prima dalam rentang 5-bit adalah (1, 2, 3, 5, 7, 11, 13, 17, 19, 23, 29, 31). Tandai 1 di setiap sel yang sesuai, lalu kelompokkan 1s. Akhiri dengan menulis ekspresi yang disederhanakan.

Dalam peta refleksi, grup 4-sel A’B’E meliputi dua pasangan cermin, sementara grup 2-sel AB’DE muncul sebagai pasangan yang dicerminkan. Saat menggunakan peta overlay, cari gambar cermin di seluruh dua bagian.

Out = A’B’E + B’C’E + A’C DE + A’C D’E + ABCE + AB’DE + A’B’C’D

Di bawah ini adalah versi overlay dari ekspresi yang sama.

Membandingkan dua peta, beberapa sel bergeser karena skema alamatnya berbeda. Menimpa satu bagian di atas bagian yang lain mengungkapkan grup yang tumpang tindih yang memandu penyederhanaan. Misalnya, grup 4-sel A’B’E mencakup pola ABCDE = 00xx1, yang berarti A, B, dan E tetap pada 0,0,1 masing-masing sementara C dan D bervariasi.

Contoh peta Karnaugh 6 variabel diikuti. Dengan secara mental menumpuk empat sub-peta, kita dapat mengidentifikasi grup 4 sel yang mengimplementasikan Out = C’F’.

Untuk mengilustrasikan peta 6 variabel, pertimbangkan pembanding magnitudo 3-bit yang menghasilkan tiga output: sama, lebih besar dari, dan lebih kecil dari. Pembanding menerima dua input 3-bit A₂A₁A₀ dan B₂B₁B₀. Untuk kesederhanaan, kita akan menyelesaikan hanya output A > B.

Peta K 6-Variabel

Peta overlay di bawah membantu menyederhana logika untuk output A > B dari pembanding 3-bit. Kode alamat biner di seluruh atas dan di sisi kiri bukan kode Gray 3-bit penuh, tetapi kode 2-bit dari setiap empat sub-peta adalah Gray.

Di mana pun ABC melebihi XYZ, satu 1 diplot. Peta diisi sesuai dengan itu.

Pengelompokan mengikuti pedoman ini:

• Satu grup 16 sel
• Dua grup 8 sel
• Empat grup 4 sel

Grup 16 sel AX’ menempati sub-peta kanan bawah. Dua grup 8 sel dibentuk dengan menimpa pola 4 sel yang identik dari sub-peta atas dan bawah. Empat grup 4 sel muncul dalam peta; masing-masing menghasilkan satu istilah produk. Reduksi Jumlah-Produk akhir berisi tujuh istilah.

Menghitung 1s, ada 28 satu. Sebelum reduksi, SOP akan berisi 28 istilah produk dengan enam input masing-masing. Peta K meruntuhkan ini menjadi tujuh istilah produk dengan empat atau kurang input—penyederhanaan yang dramatis.

Diagram kabel diabaikan, tetapi berikut adalah daftar bagian untuk pembanding magnitudo 3-bit (A > B) menggunakan komponen keluarga logika 4-TTL:

• 1 × 7410 gerbang NAND tiga input tiga kali (AX’, ABY’, BX’Y’)
• 2 × 7420 gerbang NAND empat input dua kali (ABCZ’, ACY’Z’, BCX’Z’, CX’Y’Z’)
• 1 × 7430 gerbang NAND delapan input (untuk output 7 istilah akhir)

Review

• Aljabar Boolean, peta Karnaugh, dan CAD adalah alat penting untuk penyederhanaan logika.
• Solusi biaya minimal menggunakan paling sedikit gerbang dengan paling sedikit input.
• Diagram Venn membantu memvisualisasikan ekspresi Boolean sebelum menterjemahkannya ke peta K.
• Sel peta K diatur dalam kode Gray, mengungkapkan redundansi yang memungkinkan penyederhanaan.
• Ekspresi Jumlah-Produk (SOP) biasanya diimplementasikan sebagai gerbang AND yang menyuapkan satu gerbang OR tunggal.
• SOP dapat direalisasikan dengan logika NAND-NAND dengan mengganti AND dan OR dengan NAND.
• Produk-Jumlah (POS) kurang umum tetapi dapat diimplementasikan dengan gerbang OR yang menyuapkan satu gerbang AND tunggal, berdasarkan 0 (maxterm) pada peta.