Setelah menyelesaikan tutorial 6–11 dari Seri Tutorial VHDL Dasar, tantang diri Anda dengan kuis yang dibuat secara ahli ini. Ini dirancang untuk mendorong batas pemahaman Anda, jadi gunakan keterampilan penalaran Anda untuk memilih jawaban yang paling wajar saat Anda tidak yakin. Baca penjelasan si

Dalam VHDL, signed dan unsigned adalah vektor bit khusus yang memungkinkan Anda melakukan aritmetika pada bus data. Tidak seperti std_logic_vector, yang ideal untuk merutekan sinyal tetapi tidak untuk perhitungan, tipe ini ditafsirkan sebagai nilai numerik oleh kompiler. Mencoba menambahkan std_logi

Pernyataan konkuren dalam VHDL adalah penugasan sinyal yang terletak langsung dalam arsitektur, di luar blok process apa pun. Ini juga disebut sebagai tugas konkuren atau proses konkuren. Saat Anda menulis pernyataan konkuren, Anda secara efektif membuat proses yang secara otomatis sensitif terhadap

Pernyataan Case-When mengarahkan program VHDL di sepanjang salah satu dari beberapa jalur berdasarkan sinyal, variabel, atau ekspresi. Ini menawarkan alternatif yang lebih bersih dan lebih mudah dibaca daripada rantai if-then-elsif-else yang panjang, terutama saat menangani banyak nilai diskrit. Ban

Dalam VHDL, modul adalah unit yang contained yang berkomunikasi dengan dunia luar melalui entity nya. Klausa port map dari instantiasi menghubungkan port formal entity ke sinyal dalam desain sekitar. Modul, Entitas, dan Testbench Saat kita mengembangkan untuk FPGA atau ASIC, logika desain tinggal da

Membuat modul yang dapat digunakan kembali adalah pilar desain VHDL yang efisien, namun variasi kecil seringkali menuntut kode duplikat. Generics dan generic maps memecahkan ini dengan memungkinkan Anda mengonfigurasi parameter modul pada waktu kompilasi, menjaga kode Anda tetap DRY dan dapat dipeli

Mayoritas desain VHDL menggunakan logika terpicu jam—biasa disebut logika sinkron atau sekuensial. Proses terpicu aktif secara eksklusif pada tepi jam master, terlepas dari perubahan pada sinyal input lainnya. Elemen dasar dari logika terpicu jam adalah flip-flop. Dalam tutorial ini kita fokus pada

Selesaikan tutorial 12–17 dari Seri Tutorial VHDL Dasar dan uji pengetahuan Anda dengan kuis terpadu ini. Pernyataan mana yang benar tentang tipe signed? Mereka dapat mewakili nilai yang lebih tinggi dari tipe unsigned Jika bit paling kiri adalah 1 nilai harus negatif Overflow adalah kesalahan

Dalam tutorial sebelumnya kita menggunakan pernyataan wait for untuk menunda waktu dalam simulasi. Namun, wait for tidak dapat digunakan dalam desain produksi karena rangkaian nyata tidak dapat diberi perintah untuk berhenti. Cara praktis untuk mengukur waktu dalam modul VHDL adalah dengan menghitun

Dalam VHDL, prosedur adalah subprogram yang memungkinkan desainer menghindari blok kode berulang. Jika operasi yang sama dibutuhkan di beberapa tempat, membuat modul lengkap bisa berlebihan. Sebuah prosedur menawarkan solusi yang ringan dan dapat digunakan kembali. Prosedur dapat dideklarasikan di s

Mesin status terbatas (FSM) adalah model logika deterministik yang outputnya tidak hanya bergantung pada input saat ini, tetapi juga pada urutan input dan output di masa lalu. Dalam desain FPGA dan algoritma VHDL yang bergantung pada waktu, FSM adalah abstraksi utama untuk menangkap perilaku berbasi

Fungsi adalah subprogram dalam VHDL yang dapat digunakan untuk mengimplementasikan algoritma yang sering digunakan. Fungsi menerima nol atau lebih nilai input, dan selalu mengembalikan nilai. Selain nilai kembali, yang membedakan fungsi dari prosedur adalah bahwa ia tidak dapat berisi pernyataan Wai

Dalam VHDL, sebuah fungsi tidak murni dapat mengakses atau mengubah sinyal apa pun dalam cakupan leksikalnya, termasuk sinyal yang tidak terdaftar sebagai parameter. Kemampuan ini memberikan efek samping pada fungsi—nilai kembali dapat bervariasi meskipun argumen yang sama diberikan, dan mungkin men

Dalam VHDL, sebuah prosedur dapat mengemudikan sinyal eksternal selama sinyal tersebut tetap dalam cakupan. Sementara prosedur yang dideklarasikan dalam arsitektur tidak memiliki akses ke sinyal eksternal—karena sinyal tersebut tidak terlihat pada waktu kompilasi—prosedur yang didefinisikan di dalam

Uji kemajuan Anda dengan kuis VHDL ini setelah menyelesaikan bagian 4 dari seri Tutorial Dasar VHDL! Bagaimana cara mengukur waktu nyata di VHDL? Dengan menggunakan pernyataan wait for 1 ns Dengan menghitung periode clock Dengan mengeksploitasi penundaan propagasi Correct! Wrong! - Pernya

Sebuah linked list adalah struktur data dinamis yang berkembang dan menyusut saat elemen ditambahkan atau dihapus. Fitur berorientasi objek VHDL—tipe akses, rekaman, dan tipe terlindung—membuatnya mungkin untuk mengimplementasikan struktur ini dengan rapi dan efisien. Creating the DataStructures Pac

Sebuah testbench self-checking adalah program VHDL yang memverifikasi kebenaran device under test (DUT) tanpa inspeksi manual. Setelah dijalankan, secara otomatis melaporkan status OK atau Failed, menjadikannya alat penting untuk pengembangan VHDL yang andal. Setiap modul VHDL harus memiliki testben

Sebuah testbench interaktif adalah pengaturan simulator di mana input ke device under test (DUT) disediakan oleh operator saat testbench berjalan. Sebagian besar waktu, ini berarti Anda memasukkan perintah di konsol simulator untuk memberikan stimulus kepada DUT. Sementara Anda harus selalu membuat

Buffer sirkular adalah konstruksi populer untuk membuat antrian dalam bahasa pemrograman berurutan, tetapi juga dapat diimplementasikan dalam perangkat keras. Dalam artikel ini, kami akan membuat ring buffer di VHDL untuk mengimplementasikan FIFO di block RAM. Ada banyak keputusan desain yang harus

Verifikasi terpadu acak terbatas adalah strategi testbench yang bergantung pada pembuatan transaksi pseudo-acak untuk device under test (DUT). Tujuannya adalah mencapai cakupan fungsional sejumlah peristiwa yang telah ditentukan melalui interaksi acak dengan DUT. Open Source VHDL Verification Method