Tipe yang ditandatangani dan tidak ditandatangani dalam VHDL adalah vektor bit, sama seperti tipe std_logic_vector. Perbedaannya adalah meskipun std_logic_vector sangat bagus untuk mengimplementasikan bus data, std_logic_vector tidak berguna untuk melakukan operasi aritmatika. Jika Anda mencoba men

Pernyataan bersamaan dalam VHDL adalah penugasan sinyal dalam arsitektur, tetapi di luar konstruksi proses normal. Pernyataan konkuren juga disebut sebagai penugasan konkuren atau proses konkuren. Saat Anda membuat pernyataan bersamaan, Anda sebenarnya sedang membuat proses dengan karakteristik ter

Pernyataan Case-When akan menyebabkan program mengambil satu dari beberapa jalur yang berbeda, tergantung pada nilai sinyal, variabel, atau ekspresi. Ini adalah alternatif yang lebih elegan untuk pernyataan If-then-Elsif-Else dengan beberapa Elsif. Bahasa pemrograman lain memiliki konstruksi serupa

Modul adalah unit mandiri dari kode VHDL. Modul berkomunikasi dengan dunia luar melalui entitas . Peta pelabuhan adalah bagian dari instantiasi modul tempat Anda mendeklarasikan sinyal lokal mana yang akan dihubungkan dengan input dan output modul. Dalam tutorial sebelumnya dalam seri ini kami tela

Membuat modul adalah cara yang bagus untuk menggunakan kembali kode, tetapi seringkali Anda memerlukan modul yang sama dengan variasi yang lebih kecil di seluruh desain Anda. Inilah gunanya generik dan peta generik. Ini memungkinkan Anda untuk membuat bagian-bagian tertentu dari modul dapat dikonfig

Sebagian besar desain VHDL menggunakan logika clock , juga dikenal sebagai logika sinkron atau logika sekuensial . Proses clock hanya dipicu oleh sinyal master clock, bukan saat sinyal input lainnya berubah. Blok bangunan dasar logika clock adalah komponen yang disebut flip-flop . Ada varian yang b

Uji kemajuan Anda dengan kuis VHDL ini setelah menyelesaikan tutorial 12-17 dari seri Tutorial VHDL Dasar! Pernyataan mana yang benar tentang tipe yang ditandatangani? Mereka dapat mewakili nilai yang lebih tinggi daripada jenis yang tidak ditandatangani Jika bit paling kiri adalah 1 nilainya

Dalam tutorial sebelumnya kita telah menggunakan wait for pernyataan untuk menunda waktu dalam simulasi. Tapi bagaimana dengan modul produksi? wait for pernyataan tidak dapat digunakan untuk itu. Itu hanya berfungsi dalam simulasi karena kita tidak bisa begitu saja memberi tahu elektron di sirkuit u

Prosedur adalah jenis subprogram dalam VHDL yang dapat membantu kita menghindari pengulangan kode. Terkadang muncul kebutuhan untuk melakukan operasi yang identik di beberapa tempat di seluruh desain. Meskipun membuat modul mungkin berlebihan untuk operasi kecil, seringkali prosedur yang Anda ingink

Mesin finite-state (FSM) adalah mekanisme yang outputnya tidak hanya bergantung pada status input saat ini, tetapi juga pada nilai input dan output masa lalu. Kapan pun Anda perlu membuat semacam algoritme yang bergantung pada waktu dalam VHDL, atau jika Anda menghadapi masalah dalam mengimplementa

Fungsi adalah subprogram dalam VHDL yang dapat digunakan untuk mengimplementasikan algoritma yang sering digunakan. Sebuah fungsi mengambil nol atau lebih nilai input, dan selalu mengembalikan nilai. Selain nilai kembalian, yang membedakan fungsi dari prosedur adalah tidak dapat berisi pernyataan Tu

Fungsi tidak murni dapat membaca atau menulis sinyal apa pun dalam cakupannya, juga sinyal yang tidak ada dalam daftar parameter. Kami mengatakan bahwa fungsi tersebut memiliki efek samping . Yang kami maksud dengan efek samping adalah tidak ada jaminan bahwa fungsi akan mengembalikan nilai yang sa

Dimungkinkan untuk menggerakkan sinyal eksternal dari suatu prosedur. Selama sinyal berada dalam ruang lingkup prosedur, sinyal tersebut dapat diakses untuk dibaca atau ditulis, meskipun tidak tercantum dalam daftar parameter. Prosedur yang dideklarasikan di wilayah deklaratif arsitektur, tidak dap

Uji kemajuan Anda dengan kuis VHDL ini setelah menyelesaikan bagian 4 dari seri Tutorial VHDL Dasar! Bagaimana kita mengukur real-time dalam VHDL? Dengan menggunakan pernyataan tunggu 1 ns Dengan menghitung periode jam Dengan memanfaatkan penundaan propagasi Benar! Salah! - Pernyataan ma

Daftar tertaut adalah struktur data dinamis. Daftar tertaut dapat digunakan ketika jumlah total elemen tidak diketahui sebelumnya. Itu tumbuh dan menyusut dalam memori, relatif terhadap jumlah item yang dikandungnya. Daftar tertaut paling mudah diimplementasikan menggunakan kelas dalam bahasa pemro

Sebuah testbench self-checking adalah program VHDL yang memverifikasi kebenaran perangkat yang sedang diuji (DUT) tanpa bergantung pada operator untuk memeriksa output secara manual. Testbench yang memeriksa sendiri sepenuhnya berjalan sendiri, dan pada akhirnya mencetak pesan “OK” atau “Gagal”. Se

Testbench interaktif adalah setup simulator di mana input ke perangkat yang diuji (DUT) disediakan oleh operator saat testbench sedang berjalan. Paling sering, ini berarti Anda memasukkan perintah di konsol simulator untuk memberikan stimulus kepada DUT. Meskipun Anda harus selalu membuat testbench

Buffer melingkar adalah konstruksi populer untuk membuat antrian dalam bahasa pemrograman sekuensial, tetapi mereka juga dapat diimplementasikan dalam perangkat keras. Pada artikel ini, kita akan membuat ring buffer di VHDL untuk mengimplementasikan FIFO di block RAM. Ada banyak keputusan desain ya

Verifikasi acak terbatas adalah strategi testbench yang mengandalkan menghasilkan transaksi pseudo-acak untuk perangkat yang diuji (DUT). Tujuannya adalah untuk mencapai cakupan fungsional dari sejumlah peristiwa yang telah ditentukan sebelumnya melalui interaksi acak dengan DUT. Open Source VHDL V

Saya senang mengumumkan bahwa kursus VHDL dan FPGA yang telah saya kerjakan selama enam bulan terakhir mulai selesai. Kursus ini dalam versi beta saat ini, dan saya berencana meluncurkannya untuk pertama kalinya pada musim gugur ini. Untuk siapa kursus FPGA? Kursus FPGA ditujukan untuk pengembang y