Sebagian besar desain VHDL menggunakan logika clock , juga dikenal sebagai logika sinkron atau logika sekuensial . Proses clock hanya dipicu oleh sinyal master clock, bukan saat sinyal input lainnya berubah. Blok bangunan dasar logika clock adalah komponen yang disebut flip-flop . Ada varian yang b

Uji kemajuan Anda dengan kuis VHDL ini setelah menyelesaikan tutorial 12-17 dari seri Tutorial VHDL Dasar! Pernyataan mana yang benar tentang tipe yang ditandatangani? Mereka dapat mewakili nilai yang lebih tinggi daripada jenis yang tidak ditandatangani Jika bit paling kiri adalah 1 nilainya

Dalam tutorial sebelumnya kita telah menggunakan wait for pernyataan untuk menunda waktu dalam simulasi. Tapi bagaimana dengan modul produksi? wait for pernyataan tidak dapat digunakan untuk itu. Itu hanya berfungsi dalam simulasi karena kita tidak bisa begitu saja memberi tahu elektron di sirkuit u

Prosedur adalah jenis subprogram dalam VHDL yang dapat membantu kita menghindari pengulangan kode. Terkadang muncul kebutuhan untuk melakukan operasi yang identik di beberapa tempat di seluruh desain. Meskipun membuat modul mungkin berlebihan untuk operasi kecil, seringkali prosedur yang Anda ingink

Mesin finite-state (FSM) adalah mekanisme yang outputnya tidak hanya bergantung pada status input saat ini, tetapi juga pada nilai input dan output masa lalu. Kapan pun Anda perlu membuat semacam algoritme yang bergantung pada waktu dalam VHDL, atau jika Anda menghadapi masalah dalam mengimplementa

Fungsi adalah subprogram dalam VHDL yang dapat digunakan untuk mengimplementasikan algoritma yang sering digunakan. Sebuah fungsi mengambil nol atau lebih nilai input, dan selalu mengembalikan nilai. Selain nilai kembalian, yang membedakan fungsi dari prosedur adalah tidak dapat berisi pernyataan Tu

Fungsi tidak murni dapat membaca atau menulis sinyal apa pun dalam cakupannya, juga sinyal yang tidak ada dalam daftar parameter. Kami mengatakan bahwa fungsi tersebut memiliki efek samping . Yang kami maksud dengan efek samping adalah tidak ada jaminan bahwa fungsi akan mengembalikan nilai yang sa

Dimungkinkan untuk menggerakkan sinyal eksternal dari suatu prosedur. Selama sinyal berada dalam ruang lingkup prosedur, sinyal tersebut dapat diakses untuk dibaca atau ditulis, meskipun tidak tercantum dalam daftar parameter. Prosedur yang dideklarasikan di wilayah deklaratif arsitektur, tidak dap

Uji kemajuan Anda dengan kuis VHDL ini setelah menyelesaikan bagian 4 dari seri Tutorial VHDL Dasar! Bagaimana kita mengukur real-time dalam VHDL? Dengan menggunakan pernyataan tunggu 1 ns Dengan menghitung periode jam Dengan memanfaatkan penundaan propagasi Benar! Salah! - Pernyataan ma

Daftar tertaut adalah struktur data dinamis. Daftar tertaut dapat digunakan ketika jumlah total elemen tidak diketahui sebelumnya. Itu tumbuh dan menyusut dalam memori, relatif terhadap jumlah item yang dikandungnya. Daftar tertaut paling mudah diimplementasikan menggunakan kelas dalam bahasa pemro

Sebuah testbench self-checking adalah program VHDL yang memverifikasi kebenaran perangkat yang sedang diuji (DUT) tanpa bergantung pada operator untuk memeriksa output secara manual. Testbench yang memeriksa sendiri sepenuhnya berjalan sendiri, dan pada akhirnya mencetak pesan “OK” atau “Gagal”. Se

Testbench interaktif adalah setup simulator di mana input ke perangkat yang diuji (DUT) disediakan oleh operator saat testbench sedang berjalan. Paling sering, ini berarti Anda memasukkan perintah di konsol simulator untuk memberikan stimulus kepada DUT. Meskipun Anda harus selalu membuat testbench

Buffer melingkar adalah konstruksi populer untuk membuat antrian dalam bahasa pemrograman sekuensial, tetapi mereka juga dapat diimplementasikan dalam perangkat keras. Pada artikel ini, kita akan membuat ring buffer di VHDL untuk mengimplementasikan FIFO di block RAM. Ada banyak keputusan desain ya

Verifikasi acak terbatas adalah strategi testbench yang mengandalkan menghasilkan transaksi pseudo-acak untuk perangkat yang diuji (DUT). Tujuannya adalah untuk mencapai cakupan fungsional dari sejumlah peristiwa yang telah ditentukan sebelumnya melalui interaksi acak dengan DUT. Open Source VHDL V

Saya senang mengumumkan bahwa kursus VHDL dan FPGA yang telah saya kerjakan selama enam bulan terakhir mulai selesai. Kursus ini dalam versi beta saat ini, dan saya berencana meluncurkannya untuk pertama kalinya pada musim gugur ini. Untuk siapa kursus FPGA? Kursus FPGA ditujukan untuk pengembang y

Saya sedikit terganggu dengan keanehan antarmuka AXI saat pertama kali harus membuat logika untuk antarmuka modul AXI. Alih-alih sinyal kontrol sibuk/valid, penuh/valid, atau kosong/valid biasa, antarmuka AXI menggunakan dua sinyal kontrol bernama siap dan valid. Rasa frustrasi saya segera berubah m

Cara mudah untuk mengisi blok RAM dengan nilai awal adalah dengan membaca literal biner atau heksadesimal dari file ASCII. Ini juga merupakan cara yang baik untuk membuat ROM (memori hanya-baca) di VHDL. Bagaimanapun, RAM dan ROM adalah hal yang sama di FPGA, ROM adalah RAM yang hanya Anda baca. Co

Membaca nilai sinyal dari file adalah cara alternatif untuk menghasilkan rangsangan untuk perangkat yang diuji (DUT). Urutan dan waktu testbench dikodekan dalam file stimulus yang dibaca oleh testbench VHDL, baris demi baris. Ini memungkinkan Anda dengan mudah mengubah pola bentuk gelombang yang ing

Mengonversi file gambar ke format bitmap membuat cara termudah untuk membaca gambar menggunakan VHDL. Dukungan untuk format file gambar grafik raster BMP dibangun ke dalam sistem operasi Microsoft Windows. Itu membuat BMP menjadi format gambar yang cocok untuk menyimpan foto untuk digunakan di bangk

Video ini adalah presentasi pengantar tentang FPGA dan teknologi logika yang dapat diprogram. Saya menyampaikan ceramah selama 45 menit ini di sebuah acara yang diselenggarakan oleh 7 Peaks Software di Bangkok, Thailand, pada 19 November 2019. Sorotan dari presentasi meliputi: 05:07 Siapa yang me