Saya senang berbagi bahwa kursus VHDL dan FPGA yang saya kembangkan selama enam bulan terakhir mendekati penyelesaian. Saat ini dalam versi beta, itu akan resmi diluncurkan musim gugur ini. Siapa Kursus Ini? Program ini dirancang untuk pengembang yang sudah menguasai bahasa pemrograman lainnya tetap

Saat pertama kali saya menemui antarmuka AXI saat merancang modul, saya terkejut dengan pendekatan kontrol aliran yang efisien. Berbeda dengan protokol tradisional yang bergantung pada pasangan busy/valid, full/valid, atau empty/valid, AXI hanya menggunakan dua sinyal: ready dan valid. Apa yang dimu

Mengisi block RAM dengan nilai yang telah ditentukan paling efisien dilakukan dengan membaca literal biner atau heksadesimal dari file ASCII. Teknik ini juga berguna untuk membuat ROM, karena ROM FPGA hanyalah RAM yang hanya dibaca. Untuk contoh di bawah ini, konstanta dan tipe RAM berikut dideklara

Membaca data stimulus dari berkas eksternal adalah cara yang kuat untuk mengontrol Device‑Under‑Test (DUT) dalam VHDL. Dengan membuat skrip urutan nilai sinyal dan waktu simulasi dalam berkas teks biasa, desainer dapat dengan cepat menukar pola uji tanpa memodifikasi logika testbench. Artikel ini, y

Saat bekerja dengan testbench VHDL, cara termudah untuk mengimpor gambar adalah dengan menggunakan format grafis raster BMP. File BMP didukung secara native oleh Windows, dan mengekspos data piksel mentah tanpa kompresi, menjadikannya ideal untuk simulasi. Artikel ini menjelaskan cara membaca file B

Video ini adalah presentasi pengantar tentang teknologi FPGA dan logika yang dapat diprogram. Saya menyampaikan presentasi 45 menit ini di acara yang diadakan oleh 7 Peaks Software di Bangkok, Thailand, pada 19 November 2019.Highlights dari presentasi:05:07 – Siapa yang menggunakan FPGA?09:06 – Apa

VHDL menyertakan pembangkit angka pseudo-acak bawaan yang menghasilkan nilai floating-point dalam interval [0, 1]. Dengan menskalakan dan menambahkan offset pada nilai-nilai ini, Anda dapat membuat data acak dari tipe apa pun—real, integer, std_logic_vector, atau time—yang cocok untuk testbench. Pan

Modulasi lebar pulsa (PWM) mengubah pin digital FPGA menjadi pengontrol analog yang kuat. Dengan menghidupkan dan mematikan suplidan pada kecepatan tinggi, PWM memberikan arus rata-rata yang tepat yang diperlukan perangkat, tanpa pernah menghasilkan tegangan analog sejati. Aplikasi PWM umum meliputi

Saya telah memperhatikan bahwa banyak perangkat yang saya beli selama beberapa tahun terakhir telah beralih dari LED berkedip ke LED bernapas. Sebagian besar gaya elektronik mengandung LED status yang perilakunya memberikan indikasi tentang apa yang terjadi di dalam perangkat. Sikat gigi listrik say

Ketika testbench VHDL mencapai akhir eksekusi yang dimaksudkan, Anda akan ingin simulator berhenti dengan bersih dan, jika memungkinkan, mengembalikan kontrol ke skrip pemanggil. Artikel ini meninjau teknik paling umum dan terpercaya untuk menghentikan simulasi di seluruh simulator VHDL utama, denga

Sebagian besar simulator VHDL mengekspos Tool Command Language (Tcl) sebagai antarmuka skrip utamanya. Saat Anda mengetik perintah di konsol simulator, Anda menggunakan Tcl, dan Anda juga dapat menulis skrip yang menggerakkan dan mengamati desain VHDL Anda. Artikel ini memandu Anda melalui pembuatan

Servo radio-kontrol (RC) adalah jantung pesawat, mobil, dan kapal hobi. Mereka menerjemahkan perintah radio jarak jauh menjadi posisi sudut yang tepat. Karena sistem RC sudah ada selama beberapa dekades, antarmuka standar industri adalah modulasi lebar pulsa (PWM) daripada protokol digital murni. De

Pernyataan generate VHDL memungkinkan desainer untuk secara otomatis mereplikasi blok kode di beberapa instance, masing-masing terhubung ke sinyal yang berbeda. Pikirkan itu sebagai loop for waktu kompilasi yang dapat membuat proses rantai atau instance modul, secara dramatis mengurangi kode boilerp

Teks string dalam VHDL umumnya terbatas pada array karakter dengan panjang tetap. Itu masuk akal karena VHDL menggambarkan perangkat keras, dan string dengan panjang generik memerlukan memori dinamis. Untuk mendefinisikan array string, Anda harus mengalokasikan ruang pada waktu kompilasi untuk jumla

Tutorial ini memandu Anda menggunakan inti Integrated Logic Analyzer (ILA) dan Virtual Input/Output (VIO) Xilinx Vivado untuk debugging dan memantau desain VHDL on-chip. Pada akhirnya, Anda akan mengetahui cara memasukkan probe, mengonfigurasi trigger, dan menangkap perilaku sinyal yang tepat tanpa

Saat mendesain VHDL untuk aplikasi FPGA yang krusial keamanan, cukup menulis testbench tidak cukup. Insinyur harus membuktikan bahwa modul berperilaku tepat seperti yang ditentukan, bebas dari efek samping tersembunyi. Verifikasi formal memberikan jaminan matematis itu. Verifikasi formal membatasi k

VUnit adalah kerangka verifikasi VHDL open-source terkemuka yang menggabungkan runner suite uji Python dengan perpustakaan VHDL khusus. Bersama-sama mereka mengotomatisasi kompilasi, eksekusi, dan pelaporan hasil testbench, memungkinkan insinyur untuk mengikuti siklus pengembangan yang didorong uji.

Apakah Anda pernah ingin menjalani simulasi VHDL yang mencakup inti IP Quartus melalui kerangka verifikasi VUnit? Itulah yang dimaksud oleh insinyur FPGA Konstantinos Paraskevopoulos, tetapi dia tidak dapat menemukan tutorial yang sesuai untuk itu. Untungnya, dia menggunakan bakatnya untuk mencariny

Dalam VHDL, variabel berperilaku mirip dengan variabel dalam C: nilainya tersedia segera setelah penugasan dan tetap tidak berubah hingga penugasan berikutnya. Ini menjadikannya ideal untuk penyimpanan sementara dan perhitungan prosedural dalam sebuah proses.Aturan Utama untuk Menggunakan Variabel d

Desainer digital bergantung pada aritmatika yang tepat di dalam FPGA dan ASIC. Konsep inti adalah perbedaan antara tipe data signed dan unsigned dalam VHDL.Kedua tipe didefinisikan dalam paket numeric_std dari perpustakaan IEEE. Sementara banyak desainer masih menggunakan std_logic_arith, paket ini