Uji Keandalan Tingkat Wafer yang Terhubung dengan Perangkat Lunak

Ukuran utama yang mendorong kinerja dalam sirkuit terpadu semikonduktor (IC) adalah keandalan. Karena IC terus menjadi lebih kecil dan kompleksitas chip meningkat, produsen perlu memastikan bahwa mereka dapat terus memberikan tingkat keandalan yang sama kepada pelanggan mereka untuk aplikasi akhir yang sangat penting.

Sementara tes keandalan tingkat wafer telah lama digunakan untuk memberikan wawasan tentang variabilitas dalam proses dan degradasi, tuntutan yang meningkat dari tren teknologi baru dan kompleksitas chip mendorong para insinyur untuk mencari metode untuk meningkatkan data uji keandalan sekaligus mengurangi biaya. Pendekatan saat ini membuat tradeoff antara jumlah saluran dan fleksibilitas tetapi pendekatan paralel per pin diperlukan untuk mengatasi keduanya.

Ikhtisar Uji Keandalan Tingkat Wafer (WLR)

Sepanjang masa pakai IC, ada dua waktu yang jelas ketika tingkat kegagalan yang meningkat diharapkan:di awal dengan cacat selama proses pembuatan dan di akhir saat IC mulai aus. Optimalisasi pada proses produksi meningkatkan hasil tetapi tidak membantu memahami apa yang menyebabkan produk aus lebih awal dari yang diharapkan. Pengujian keandalan memberikan wawasan tentang proses atau mekanisme apa yang dapat menyebabkan kegagalan IC prematur dan memperkirakan masa pakai IC.

Metode khas yang digunakan dalam pengujian keandalan melibatkan pengoperasian perangkat pada batas yang dapat digunakan (seringkali di sekitar suhu dan tegangan) untuk memaksanya aus dan memodelkan masa pakainya terhadap mekanisme kegagalan yang diketahui. Pengujian ini dilakukan pada struktur bawaan dalam wafer untuk mengumpulkan data dan memastikannya dapat dilakukan lebih awal dalam proses manufaktur.

Pengaturan Pengujian

Mekanik kegagalan biasanya diuji sesuai dengan standar Joint Electron Device Engineering Council (JEDEC) untuk tegangan WLR umum. Mereka termasuk kerusakan dielektrik yang bergantung pada waktu (TDDB), degradasi yang diinduksi pembawa panas (HCI), dan ketidakstabilan suhu bias (BTI / NTBI). Pengaturan pengkabelan untuk menguji mekanisme ini pada transistor dalam wafer mencakup empat unit ukuran sumber (SMU), masing-masing diikat ke .