RISC‑V Summit 2020: Sesi Utama & Highlight
RISC‑V Summit tahun ketiga akan berlangsung online dari 8–10 Desember 2020. Agenda mencakup tiga hari pembicaraan tentang arsitektur, hardware, perangkat lunak, alat, verifikasi, keamanan, dan studi kasus dunia nyata dari ekosistem RISC‑V global.
Pemimpin teknologi dan kelompok penelitian akan menyajikan pembaruan produk, proyek, dan implementasi, menyoroti bagaimana arsitektur instruksi (ISA) RISC‑V mendorong generasi berikutnya hardware, perangkat lunak, dan kekayaan intelektual (IP).
Acara ini menampilkan ruang pameran online, kesempatan jaringan, dan daftar penuh pembicara—termasuk eksekutif dari Andes Technology, Alibaba, CHIPS Alliance, Google, IBM, NXP Semiconductors, OneSpin Solutions, Red Hat, Seagate, SiFive, Western Digital, dan lainnya.
Sebagai mitra media, embedded.com akan mengadakan obrolan panjang pada 9 Desember dengan David Patterson, pionir yang mengistilahkan “RISC” pada 1980 dan ko-penulis buku teks dasar “Computer Architecture: A Quantitative Approach.”
Agenda lengkap tersedia online; kunjungi situs web summit untuk detail.
Hari 1 – Selasa, 8 Desember 2020
Membangun Ekosistem Pembelajaran Mesin Edge Terbuka dengan RISC‑V, Zephyr, TensorFlow Lite Micro, dan Renode
Panel pembicara utama dengan Tim Ansell (Google), Kate Stewart (Zephyr Project), Brian Faith (QuickLogic), dan Michael Gielda (Antmicro) membahas bagaimana RISC‑V, Zephyr RTOS, TensorFlow Lite Micro, dan Renode berkumpul untuk menciptakan lingkungan pembelajaran mesin vendor-neutral yang dapat ditelusuri untuk perangkat edge.
Memanfaatkan Ekosistem RISC‑V untuk Menghasilkan Chip Komersial di Bawah $10 Juta
Dean Halle, CEO Intensivate, menjelaskan perjalanan menuju CPU kluster komersial 12 nm yang dihasilkan di bawah $10 juta, menyoroti peran Rocket-Chip RTL, FireSim FPGA emulation, dan bahasa hardware Chisel.
Hari 2 – Rabu, 9 Desember 2020
RISC‑V dalam Stasiun Dasar Sel-Sel 5G New Radio
Gajinder Panesar (Mentor, Siemens) dan Peter Claydon (Picocom) menyajikan SoC heterogen yang memajang stasiun dasar sel-sel 5G NG dengan kluster RISC‑V dan DSP khusus, merinci pemantauan real-time dan analitik tertanam yang memastikan kepatuhan waktu yang ketat.
Firmware IoT Aman untuk RISC‑V
Cesare Garlati (Hex Five Security) dan Sandro Pinto (Universidade do Minho) memperkenalkan stack IoT aman terbuka dan gratis untuk RISC‑V, mencakup FPGA SoC, multi-zone TEE, RTOS yang kritis keselamatan, TCP/IP, kriptografi TLS-ECC, dan MQTT untuk pembaruan OTA.
Hari 3 – Kamis, 10 Desember 2020
Perangkat Lunak Terbenam Dibentuk Ulang: Prosesor Thread Menggunakan RISC‑V
Russell Klein (Mentor Graphics) dan Colin Walls (Mentor, Siemens) menunjukkan bagaimana menetapkan tugas ke inti RISC‑V khusus menyederhanakan penjadwalan real-time, dengan metrik PPA ASIC 14 nm yang menggambarkan trade-off daya, performa, dan luas.
Panduan Ekstensi Kriptografi RISC‑V
Ben Marshall (University of Bristol) dan Barry Spinney (Nvidia) memandu ekstensi kriptografi, mencakup himpunan instruksi, biaya implementasi, dan penguatan performa perangkat lunak di seluruh kelas inti.
CORE‑V‑VERIF: Platform Verifikasi Tingkat Industri untuk Inti RISC‑V
Dipentaskan oleh Sven Byer (OneSpin Solutions), Steve Richmond (Silicon Labs), dan Mike Thompson (OpenHW Group), sesi ini merinci peran CORE‑V‑VERIF dalam memverifikasi inti CV32E40P, CV32A6, dan CV64A6, dan menawarkan pelatihan quick-start untuk proyek masa depan.
Daftar sekarang untuk RISC‑V Summit Virtual 2020 (8–10 Desember) dan bergabunglah dengan pembicara utama, presentasi teknis, tutorial, dan lebih banyak. Kunjungi situs web summit dan daftar di sini.
