RISC-V Summit:agenda utama

KTT RISC-V tahunan ketiga berlangsung bulan depan, 8-10 Desember 2020, dan seperti kebanyakan acara tahun ini, akan sepenuhnya online. Program ini menampilkan pembicaraan tiga hari seputar arsitektur, perangkat keras, perangkat lunak, alat, verifikasi, dan keamanan, ditambah studi kasus dari komunitas RISC-V global.

Perusahaan teknologi dan lembaga penelitian akan berbagi pembaruan produk, proyek, dan implementasi penting, dan membahas peran arsitektur set instruksi (ISA) RISC-V dalam mendorong perangkat keras, perangkat lunak, dan kekayaan intelektual (IP) generasi berikutnya. Acara ini juga akan menampilkan ruang pameran online dan peluang jaringan. Pembicara termasuk eksekutif dari Andes Technology, Alibaba, CHIPS Alliance, Google, IBM, NXP Semiconductors, OneSpin Solutions, RedHat, Seagate, SiFive, Western Digital, dan lainnya.

Sebagai media partner, embedded.com juga akan berpartisipasi dan kami juga mengadakan fireside chat yang pada 9 Desember 2020 termasuk David Patterson, yang menciptakan istilah Reduced Instruction Set Computer (RISC) pada tahun 1980, dan yang bersama John Hennessy di 1990 menerbitkan buku teks, “Arsitektur Komputer:Pendekatan Kuantitatif”, yang telah menjadi buku dasar bagi banyak insinyur mikroprosesor sejak itu.

Agenda lengkapnya sedang online (lihat situs webnya di sini), tetapi berikut beberapa sorotannya.

Hari 1, Selasa 8 Desember 2020

Membangun Ekosistem Machine Learning Open Edge dengan RISC-V, Zephyr, TensorFlow Lite Micro, dan Renode :Dengan bergerak lebih dekat ke tepi, pembelajaran mesin sangat mengubah lanskap IoT. Untuk dapat sepenuhnya memanfaatkan peluang yang muncul dari tren ini, diperlukan ekosistem terbuka dari alat, kerangka kerja, dan platform modern yang bersama-sama akan membentuk lingkungan yang mulus bagi pengembang untuk membangun aplikasi ML tingkat lanjut di RISC-V. Panel utama akan menampilkan Tim Ansell (Google), Kate Stewart (Zephyr Project), Brian Faith (QuickLogic) dan Michael Gielda (Antmicro) dalam diskusi tentang bagaimana kekuatan RISC-V, Zephyr RTOS, TensorFlow Lite, dan Renode dapat digabungkan untuk menyediakan pengembangan ML yang kolaboratif, didorong oleh perangkat lunak, dan dapat dilacak untuk yang paling mutakhir. Para peserta akan membahas bagaimana pendekatan vendor-netral RISC-V selaras dengan prinsip dasar Zephyr RTOS dan kerangka simulasi Renode, dan bagaimana TensorFlow Lite Micro dapat memanfaatkan ISA terbuka dan alatnya untuk berinovasi di domain ML juga di tingkat perangkat keras, mis menggunakan FPGA atau ekstensi khusus.

Memanfaatkan RISC-V Eco-System untuk Menempatkan Chip di Tangan Pelanggan dengan biaya kurang dari $10 juta :Pembicaraan ini akan menyajikan perjalanan Intensivate dalam mengembangkan CPU cluster komersial pertama, dengan fokus pada bagaimana ekosistem RISC-V memungkinkan pengiriman chip yang layak secara komersial, dalam node proses 12nm, ke tangan pelanggan dengan biaya kurang dari $10 juta. Dean Halle, CEO Intensivate, akan menjelaskan cara pengurangan biaya pengiriman chip tersebut, termasuk peran yang dimainkan oleh ekosistem perangkat lunak RISC-V, peran Rocket-Chip RTL yang tersedia dari Chip Yard, peran sistem emulasi FPGA FireSim, dan peran bahasa perangkat keras Pahat.

Hari ke-2, Rabu 9 Desember 2020

RISC-V di Stasiun Basis Sel Kecil Radio 5G Baru :Komunikasi seluler modern menggunakan antarmuka udara orthogonal frequency-division multiple access (OFDMA), di mana data ditransmisikan dalam simbol yang dikelompokkan dalam slot. Dalam 5G, slot ini dapat berkisar dari 0,25 dan 0,125 ms. Penjadwalan lalu lintas yang dibawa dalam slot ini dilakukan oleh lapisan MAC. Ini menjadwalkan lalu lintas ke jaringan (uplink) serta dari jaringan ke pengguna (downlink). BTS 5G yang efisien sedang dirancang dan digunakan untuk menangani tidak hanya banyak, banyak pengguna yang mendukung banyak sel 5G tetapi bahkan memiliki dukungan untuk beberapa operator seluler yang terpisah. Setiap operator mungkin memerlukan perangkat lunaknya sendiri. Lapisan fisik (PHY) harus memproses data (baik kontrol dan pengguna) yang diteruskan oleh MAC untuk mengisi slot dan simbol untuk transmisi dan penerimaan. Jika PHY gagal memenuhi batasan waktu yang ketat, seluruh slot data akan hilang sehingga memerlukan mekanisme pemulihan. Dalam pembicaraan ini, Gajinder Panesar (Mentor, A Siemens Business) dan Peter Claydon (Picocom) menghadirkan SoC heterogen yang mengimplementasikan stasiun pangkalan sel kecil 5G NG menggunakan kluster RISC-V dan DSP khusus. Pembicaraan ini juga akan menunjukkan bagaimana batasan waktu yang ketat terus dipantau secara non-intrusif dan bagaimana analitik yang disematkan memberikan wawasan yang berguna tentang perilaku stasiun pangkalan.

Firmware IoT Aman untuk RISC-V :Seiring waktu, vendor platform yang mapan telah mengembangkan Trusted Execution Environments (TEEs) yang ringan dan tumpukan perangkat lunak tertanam relatif yang dioptimalkan untuk prosesor mereka yang lebih kecil. Namun, tidak satu pun dari ini tersedia untuk pengembang RISC-V yang dibiarkan sendiri mencari tahu cara melindungi kode tepercaya dari perpustakaan perangkat lunak pihak ketiga yang tidak diverifikasi dan cara menggabungkan komponen ini dengan aman ke dalam gambar firmware tunggal yang mendukung aplikasi komersial mereka. Dalam presentasi ini, Cesare Garlati (Hex Five Security) dan Sandro Pinto (Universidade do Minho) akan memperkenalkan tumpukan IoT yang aman dan gratis untuk RISC-V, yang mencakup semua komponen perangkat keras dan perangkat lunak yang diperlukan untuk membangun perangkat canggih , firmware, dan layanan manajemen cloud. Ini termasuk RISC-V 32-bit SoC FPGA, Lingkungan Eksekusi Tepercaya multi-zona, RTOS kritis keamanan, konektivitas TCP/IP, kriptografi TLS ECC, dan klien dan broker MQTT yang menyediakan penerapan telemetri dan aplikasi OTA serta pembaruan firmware.

Hari ke 3, Kamis 10 Desember 2020

Perangkat Lunak yang Disematkan Konsep Ulang:Prosesor Utas Diimplementasikan Menggunakan RISC-V :Seiring dengan meningkatnya kompleksitas sistem, konfigurasi RTOS menjadi lebih sulit untuk memenuhi semua kemungkinan skenario operasi. Pengembang harus memastikan bahwa pembalikan prioritas, kebuntuan, pertikaian sumber daya, kondisi balapan, dan masalah terkait waktu lainnya tidak dapat terjadi, terlepas dari kondisi pengoperasian sistem. Meskipun analisis rinci dan verifikasi yang ketat, banyak tim desain akan memilih prosesor yang lebih besar dan lebih kuat daripada yang benar-benar dibutuhkan untuk memberikan margin keamanan terhadap keadaan yang tidak terduga. Alternatifnya adalah menetapkan setiap tugas ke inti CPU-nya sendiri. Ini secara dramatis menyederhanakan banyak penjadwalan dan masalah waktu nyata seputar pengelolaan kumpulan tugas. Dengan kemampuan konfigurasi dan efisiensi inti RISC-V, dimungkinkan dan praktis untuk memilih dan mengonfigurasi inti untuk tugas tertentu, menjalankan tugas itu saja pada inti, dan mematikannya saat tugas tidak aktif. Russell Klein (Mentor Graphics) dan Colin Walls (Mentor, A Siemens Business) mengilustrasikan konsep ini menggunakan contoh desain yang memiliki tugas kompleksitas komputasi tinggi dan rendah, baik dengan maupun tanpa kendala waktu nyata yang sulit. Untuk mengatasi masalah metrik kepraktisan, daya, kinerja, dan area (PPA) untuk sistem teladan yang diimplementasikan di perpustakaan ASIC 14 nm diberikan.

Panduan untuk Ekstensi Kriptografi RISC-V :Ben Marshall (University of Bristol) dan Barry Spinney (Nvidia), memberikan tur ekstensi kriptografi RISC-V, menjelaskan bagaimana ekstensi ini melayani setiap kelas inti:dari yang tertanam dalam hingga server besar. Mereka akan menjelaskan instruksi baru dan bagaimana mereka harus digunakan, bersama dengan biaya implementasi yang diharapkan dan peningkatan kinerja perangkat lunak.

CORE-V-VERIF, Platform Verifikasi Kelas Industri untuk inti RISC-V :CORE-V-VERIF menyediakan platform verifikasi fungsional kelas industri yang terbukti silikon untuk komunitas RISC-V. Platform telah digunakan untuk menjalankan siklus verifikasi lengkap inti CV32E40P dan saat ini digunakan untuk menjalankan verifikasi inti CV32A6 dan CV64A6. CORE-V-VERIF memanfaatkan komponen verifikasi yang dikembangkan oleh komunitas RISC-V dan akan terus dipelihara dan ditingkatkan untuk mengintegrasikan praktik dan teknologi terbaik terbaru untuk verifikasi core CORE-V di masa depan. Sesi ini disampaikan oleh Sven Byer (OneSpin Solutions), Steve Richmond (Silicon Labs) dan Mike Thompson (OpenHW Group) mencakup analisis mendalam tentang platform CORE-V-VERIF, dan pelatihan mulai cepat untuk menerapkan platform di Proyek verifikasi RISC-V. Silicon Labs, yang mengintegrasikan inti CORE-V ke dalam chip IoT, berbagi pandangannya tentang mengapa verifikasi sangat penting untuk membawa perangkat keras sumber terbuka ke langkah berikutnya.

Untuk mendaftar ke Virtual RISC-V Summit 2020, 8 – 10 Desember, dan ambil bagian dalam program tiga hari yang dikemas dengan keynotes, presentasi teknis, pembicaraan teknologi, tutorial, dan lebih banyak fokus pada masa depan RISC-V dan industri semikonduktor yang lebih besar, periksa situs web dan daftar di sini.