Memahami Flip-Flop Pemicu Tepi Negatif: Wawasan Inti Elektronika
Flip-flop atau rangkaian latch terutama membantu untuk mendesain register dan counter yang menyimpan data dalam bentuk angka multi-bit. Namun, perangkat register sering membutuhkan banyak rangkaian flip-flop yang terhubung secara berurutan satu sama lain. Rangkaian sequensial kemudian harus melalui proses pemicu untuk operasi yang efektif.
Rangkaian flip-flop
Sumber: Wikipedia
Memicu flip flop melibatkan perubahan sinyal input menggunakan pulsa trigger atau pulsa jam. Sebagai ganti, output flip-flop juga akan berubah.
Ada beberapa cara untuk memicu flip-flop, seperti high-level, low-level, dan lainnya. Kami akan menguraikan negative edge triggering, lalu menyentuh metode lainnya.
- Edge-Triggered Flip-Flops
Sebelum melanjutkan, mari kita uraikan beberapa istilah krusial;
Flip-flop: Kami menggunakan flip-flop alih-alih rangkaian latch setelah mengaktifkan rangkaian multivibrator di tepi transisional dari gelombang persegi.
Sinyal jam: Ia adalah sinyal pengaktif.
Rangkaian S-R triggered tepi: Secara ideal disebut S-R flip flop.
Rangkaian D triggered tepi: secara ideal D flip flops.
Input D, J-K, dan S-R secara kolektif adalah input sinkron. Selain itu, mereka semua muncul dalam flip-flop positive edge-triggered dan negative-edge-triggered. Sinkronitas karena Anda dapat mentransfer input data ke output flip-flop pada tepi trigger dari pulsa jam.
Counter sinkron input
Sumber: Wikipedia
Input asinkron (yang merupakan clear (CLR) dan direct set (SET)) mengubah keadaan flip-flop tanpa pulsa jam.
Positive edge-triggered (tepi naik)
Input S-R, J-K, dan D di sini berarti tidak ada bubble pada input jam.
Delay flip-flop
Ia memiliki tiga SR NAND latches, dan memegang output sampai pulsa jam selesai mengubah sinyal digital dari rendah ke tinggi. Selanjutnya, tahap input terdiri dari dua latches, sementara tahap output hanya memiliki satu latch. Juga, tahap input memiliki input data yang terhubung ke satu NAND latch.
Edge-triggered D flip-flop
Sumber: Wikipedia
S-R flip-flop
Di sini, output berubah berdasarkan input pada tepi +ve dari pulsa jam. Input S dan R tidak akan mempengaruhi output jika Anda tidak memiliki keuntungan trailing pada pulsa jam. Tetapi, pada tepi positif/leading dari jam, rangkaian flip flop aktif dan mengikuti perubahan input R dan S.
Perubahan dalam satu siklus jam meliputi;
- S tinggi dan R rendah = output tinggi pada tepi leading/ SET flip flop.
- S rendah dan R tinggi = output rendah pada tepi leading/ RESET flip flop.
- S dan R rendah = Tidak ada perubahan pada pulsa jam positif
- S dan R tinggi = Keadaan tidak dapat diterima.
Rangkaian S-R flip flop dalam triggering positif
J-K flip flop
Edge-triggered J-K flip flop bekerja secara serupa dengan S-R flip flop. Namun, jika kedua status S dan K tinggi, ada toggling output. Pembentukan mengadopsi bentuk yang berlawanan pada tepi leading dari pulsa jam.
Negative edge-triggering (tepi turun)
Rangkaian negative edge-triggering
Ketiga input dalam rangkaian flip-flop negative edge-triggered menunjukkan bahwa ada bubble pada input jam.
Edge-triggered S-R flip-flop
Tabel kebenaran dan operasi dari perangkat negative edge-triggered mirip dengan triggering positif. Perbedaannya adalah, untuk negative triggering, tepi turun dari pulsa trigger adalah trailing edge.
Anda dapat mengubah input S dan R kapan saja jika Anda memiliki input jam HIGH atau LOW tanpa mengganggu output. Pengecualian dari aturan adalah saat ada periode pendek sekitar transisi triggering jam.
Rangkaian edge-triggered S-R circuit
Sumber: Wikipedia
Edge-triggered J-K flip-flop
J-K flip-flop bekerja dengan cara yang sama seperti S-R flip-flop. Namun, rangkaian J-K flip-flop tidak memiliki keadaan invalid. Lalu, saat Anda memiliki kedua input K dan J pada keadaan tinggi, output beralih ke keadaan yang berlawanan (toggling).
Edge-triggered D (delay/data) flip-flop
D flip-flop memiliki operasi sederhana, dan itu karena hanya memiliki satu tambahan input selain pulsa jam negatif. Ia sering direkomendasikan saat Anda perlu menyimpan satu bit data (yaitu, 0 atau 1).
Saat ada input D HIGH setelah menerapkan pulsa jam, flip-flop secara otomatis SET, lalu menyimpan 1. Sebaliknya, saat ada input D LOW setelah menerapkan pulsa jam, rangkaian flip flop RESET lalu memegang 0.
Rangkaian edge-triggered D flip flop circuit
Sumber: Wikipedia
- Mengapa kita menggunakan negative edge triggering?
Negative edge triggering lebih disukai karena hanya melakukan pengosongan operasi, berkontribusi pada penghematan daya lebih besar. Sebaliknya, positive edge triggering hanya akan mengisi kapasitansi.
Selanjutnya, Anda dapat menghindari glitch yang terjadi karena race conditions saat menggunakan flip-flop negative-edge triggered. Contoh paling umum dari pengurangan glitch adalah dalam aplikasi digital flip-flop dalam rangkaian Field-Programmable Gate Array (FPGA). Anda juga dapat menggunakan master-slave flip-flop untuk menghindari race selama periode jam.
3. Prinsip Transisi Pulsa Jam
Tepi pulsa jam selalu bergerak dari 0 ke 1, lalu 1 ke 0 saat Anda memiliki sinyal. Oleh karena itu, satu panggil akan menghasilkan dua transisi.
Gerakan 0 ke 1 adalah transisi positif sedangkan, 1 ke 0 menunjukkan perubahan negatif. Operasi logika positif dengan pertumbuhan rendah ke tinggi adalah tepi leading dari sinyal jam. Di sisi lain, pertumbuhan tinggi ke rendah adalah tepi trailing jam.
Jenis transisi pulsa jam
Kadang-kadang, Anda dapat mengalami tantangan multi-transisi pada flip-flop yang mendestabilisasi rangkaian digital. Mengatasi masalah melibatkan membuat flip-flop merespons transisi tepi negatif dan positif saja, bukan seluruh durasi pulsa.
4. Flip flop – Metode Pemicu Lainnya
High-level triggering
Secara umum, terapkan metode triggering high-level saat Anda memerlukan flip flop untuk merespons dalam keadaan tinggi. Anda dapat mengidentifikasi keadaan dalam lurus dari input jam.
High-level triggering
Negative Edge Triggered: Low-level triggering
Sebaliknya, low-level triggering berlaku untuk flip-flop keadaan rendah. Juga, selain memeriksa lead input jam, Anda dapat memeriksa indikator bubble low state.
Low-level triggering
Negative Edge Triggered:Positive edge triggering
Positive edge trigger memastikan flip flow merespons keadaan transisi rendah ke tinggi. Anda dapat menggunakan segitiga bersama input jam untuk mengidentifikasi triggering positif.
Positive edge triggering
Ringkasan
Untuk meringkaskannya, edge triggering meminimalkan efek transient dan kebisingan dalam rangkaian elektronik saat memicu input. Selanjutnya, triggering memungkinkan perangkat untuk menghasilkan trigger yang halus yang jauh lebih cepat dari loop feedback eksternal. Perangkat akan dengan cepat menerima input, lalu secara akurat menutup pintu masuk sebelum mengubah nilai output dan input.
Teks di atas memberikan detail tentang jenis flip-flop terjam yang mungkin Anda jumpai. Mereka semua bekerja secara berbeda untuk mengubah output melalui input. Dan jadi, hubungi kami. Kami masih terbuka untuk pertanyaan tentang edge-triggering.
