Dasar Verilog: Merancang AND Gate Pertama Anda
Verilog adalah bahasa deskripsi hardware (HDL) yang memberdayakan insinyur untuk memodelkan, mensimulasikan, dan mensintesis logika digital untuk FPGA dan ASIC. Bersama dengan sekutu dekatnya VHDL, Verilog adalah bahasa standar industri baik untuk kurikulum akademis maupun pengembangan produk komersial.
Jika Anda baru di dunia logika terprogram atau desain silikon, panduan ini memandu Anda melalui dasar-dasar Verilog dan menunjukkan kepada Anda cara membangun AND gate sederhana—elemen dasar dari setiap sistem digital.
Berbeda dengan bahasa perangkat lunak tingkat tinggi seperti Java atau C, Verilog mendeskripsikan hardware pada tingkat gate. Hasilnya adalah kode yang dapat dipetakan secara langsung ke silikon, memberikan desainer kontrol yang halus atas waktu, daya, dan luas area.
Di bawah ini adalah diagram dari AND gate klasik dua input yang akan kita model dalam Verilog.
Mari kita selami implementasi Verilog.
Dalam Verilog, blok pembangun adalah wire. Untuk contoh ini, kita akan memperlakukan wire sebagai sinyal biner yang hanya bisa 0 atau 1.
wire and_temp; assign and_temp = input_1 & input_2;
Baris pertama mendeklarasikan wire bernama and_temp. Baris kedua menetapkannya hasil dari logika AND antara input_1 dan input_2. Dalam Verilog, ampersand (&) adalah operator Boolean AND.
Semua sinyal yang diekspose oleh sebuah modul dicantumkan dalam header module-nya. Kata kunci module memperkenalkan blok kode yang terpadu dengan input dan output yang didefinisikan.
module example_and_gate ( input_1, input_2, and_result ); input input_1; input input_2; output and_result;
Terakhir, kita menghubungkan sinyal internal and_temp ke output eksternal and_result dan menutup modul.
/////////////////////////////////////////////////////////////////////////////// // File Downloaded from https://www.nandland.com /////////////////////////////////////////////////////////////////////////////// module example_and_gate ( input_1, input_2, and_result ); input input_1; input input_2; output and_result; wire and_temp; assign and_temp = input_1 & input_2; assign and_result = and_temp; endmodule // example_and_gate
Selamat—Anda telah menulis modul Verilog pertama Anda! Meskipun sintaks HDL mungkin terlihat bertele-tele dibandingkan perangkat lunak konvensional, ia menawarkan presisi yang tak tertandingi untuk desain hardware. Dengan latihan, Anda akan dapat mengimplementasikan semuanya dari logika gate sederhana hingga pipeline grafis yang kompleks.
