Dasar-dasar Verilog: Ringkasan Ringkas

Semua kode behavior ditulis di dalam module dan endmodule. Jadi, desain digital apa pun yang Anda buat, itu akan berada di dalam blok module. Ia mungkin memiliki port yang didefinisikan atau tidak - memungkinkan sinyal masuk ke dalam blok sebagai input atau keluar dari blok sebagai output.

Modul

Modul kosong dalam contoh di bawah ini disebut testbench. Anda dapat menamainya sesuai keinginan, asalkan alfanumerik dan dapat mengandung '_'.

  module testbench; endmodule  

Mari kita lihat modul lain. Ia memiliki beberapa sinyal (d, clk, rstb) yang dideklarasikan sebagai input dan q yang dideklarasikan sebagai output.

  module dff (input d, clk, rstb, output q); endmodule  

Tipe Data

Sekarang setelah kita melihat bagaimana tampilan modul, mari kita lihat apa yang dapat dimasukkan ke dalam modul, dengan melihat modul testbench sekali lagi. Terdapat terutama dua jenis tipe data dalam verilog :

• reg
• wire

Tipe data reg digunakan untuk menyimpan nilai seperti variabel, sementara wire mirip dengan kabel listrik yang harus dijalankan secara berkelanjutan. Biasanya wire digunakan untuk menghubungkan antara beberapa modul dan sinyal lain.

  module testbench; reg d; reg rst_b; reg clk; wire q; endmodule  

Penugasan

Verilog memiliki tiga blok dasar :

always @ (condition)	selalu dieksekusi ketika kondisi terpenuhi
initial	akan dieksekusi hanya sekali, saat simulasi dimulai
assign [LHS] = [RHS]	Nilai LHS akan diperbarui setiap kali RHS berubah

Ada beberapa aturan yang perlu diingat saat menulis Verilog:

• reg hanya dapat ditugaskan di dalam blok initial dan always
• wire hanya dapat ditugaskan nilai melalui pernyataan assign
• Jika ada beberapa pernyataan dalam blok initial/always, mereka harus dibungkus dalam begin .. end

  module testbench; reg d; reg rst_b; reg clk; wire q; initial begin d = 0; rst_b = 0; clk = 0; #100 $finish; end always begin #10 clk = ~clk; end endmodule  

Catat hal-hal berikut dari contoh di atas:

• Karena ada beberapa baris untuk blok initial, begin dan end digunakan
• Sinyal d, rst_b, dan clk ditugaskan di dalam blok initial, karena mereka bertipe reg
• Kode di dalam blok initial akan dieksekusi pada 0ns yaitu awal simulasi
• Karena tidak ada kondisi untuk blok always, ia akan berjalan seperti loop tak terbatas dalam C
• # digunakan untuk mewakili keterlambatan waktu. #10 memberitahu simulator untuk majukan waktu simulasi sebesar 10 unit.
• clk = ~clk; akan membalik nilai jam, dan karena #10 diletakkan sebelum pernyataan, jam akan dibalik setelah setiap 10 unit waktu.
• $finish adalah cara untuk mengakhiri simulasi. Dalam hal ini, ia akan berjalan selama 100 unit waktu dan keluar.