Merancang D Flip-Flop dengan Reset Aktif-Rendah Asinkron

Sebuah D flip-flop adalah elemen sekensial yang mengikuti pin input d pada tepi jam yang diberikan.

Desain #1: Dengan reset aktif-rendah asinkron

  module dff ( input d, input rstn, input clk, output reg q); always @ (posedge clk or negedge rstn) if (!rstn) q <= 0; else q <= d; endmodule

Skematik Perangkat Keras

Testbench

  module tb_dff; reg clk; reg d; reg rstn; reg [2:0] delay; dff dff0 ( .d(d), .rsnt (rstn), .clk (clk), .q (q)); // Generate clock always #10 clk = ~clk; // Testcase initial begin clk <= 0; d <= 0; rstn <= 0; #15 d <= 1; #10 rstn <= 1; for (int i = 0; i < 5; i=i+1) begin delay = $random; #(delay) d <= i; end end endmodule

Desain #2: Dengan reset aktif-rendah sinkron

  module dff ( input d, input rstn, input clk, output reg q); always @ (posedge clk) if (!rstn) q <= 0; else q <= d; endmodule

Skematik Perangkat Keras

Testbench

  module tb_dff; reg clk; reg d; reg rstn; reg [2:0] delay; dff dff0 ( .d(d), .rsnt (rstn), .clk (clk), .q (q)); // Generate clock always #10 clk = ~clk; // Testcase initial begin clk <= 0; d <= 0; rstn <= 0; #15 d <= 1; #10 rstn <= 1; for (int i = 0; i < 5; i=i+1) begin delay = $random; #(delay) d <= i; end end endmodule

JK Flip-Flop: Desain, Implementasi, dan Testbench Membuat Flip-Flop T Verilog: Implementasi RTL dan Testbench

Verilog