Penangkal SCR Tegangan Tahan Tinggi dengan Rekombinasi Pembedaan Terintegrasi untuk Perlindungan ESD Tahan Latch-up

Abstrak

Sebuah penangkal SCR (silicon-controlled rectifier) tegangan tahan tinggi (HHV-SCR) yang kompatibel dengan proses CMOS disajikan, dirancang untuk memberikan perlindungan electrostatic discharge (ESD) yang superior. Dengan mengintegrasikan wilayah rekombinasi lubang (atau elektron) (H-RR atau E-RR), perangkat tidak hanya merekombinasikan pembawa minor di basis transistor parasit PNP (atau NPN) melalui lapisan N+ (atau P+) yang di-dop ringan, tetapi juga memperkenalkan lapisan rekombinasi tambahan yang menekan pembawa avalanche permukaan. Pendekatan dua lapis ini meningkatkan tegangan tahan (V_h) hingga 8,1 V—lebih dari empat kali dari 1,8 V tipikal SCR triggered tegangan rendah—sambil mempertahankan arus kegagalan tinggi (I_t2 > 2,6 A) dan peningkatan figure of merit (FOM) lebih dari 400 %.

Pendahuluan

Integrasi semikonduktor telah mendorong pengurangan ukuran fitur secara berkelanjutan, memperkuat dampak electrostatic discharge (ESD) pada keandalan perangkat. Elemen perlindungan ESD konvensional seperti dioda dan MOSFET N-channel grounded gate (ggNMOS) menawarkan keandalan tetapi menempati luas silikon yang besar. SCR triggered tegangan rendah (LVTSCR) muncul sebagai alternatif kompak, memberikan kemampuan arus tinggi per luas area dan respons cepat karena V_t1 ggNMOS yang tertanam. Namun, umpan balik positif yang kuat yang terdapat dalam LVTSCR menghasilkan tegangan tahan (V_h) yang sangat rendah 1–2 V, yang dapat memicu latch-up dan peristiwa mis-trigger sementara. Strategi yang ada untuk meningkatkan V_h—seperti menambahkan wilayah ESD N+, lapisan LDD P+, atau teknik clamp tegangan emitter—biasanya memerlukan langkah masker tambahan dan dapat mengurangi performa ESD melalui disipasi daya tambahan atau V_h yang tidak dapat disesuaikan.

Dalam karya ini, kami mengusulkan SCR tegangan tahan tinggi baru (HHV-SCR) yang secara simultan mencapai V_h tinggi, arus kegagalan tinggi (I_t2), dan V_h yang dapat disesuaikan tanpa masker atau langkah proses tambahan. Pengujian transmission-line-pulse (TLP) mengonfirmasi bahwa V_h dapat ditingkatkan ke atas 8 V sambil mempertahankan I_t2 yang kuat dan figure of merit (FOM) yang besar.

Metode

Performa perangkat dievaluasi menggunakan simulasi TCAD Synopsys Medici. Kami menggunakan model IMPACT.I, BGN, CONMOB, FLDMOB, SRH, dan SRFMOB untuk menangkap ionisasi dampak, penyempitan gap energi, mobilitas pembawa, dan rekombinasi Shockley-Read-Hall. Struktur H-RR dan E-RR dioptimalkan untuk memaksimalkan V_h dan densitas daya (P_M). HHV-SCR yang dibuat dan referensi LVTSCR dikarakterisasi dengan sistem TLP komersial.

Struktur dan Mekanisme

Potongan skematis (Gambar 1a) dan diagram tata letak (Gambar 1b) menggambarkan inovasi kunci: lapisan N+ dan P+ floating yang membentuk H-RR dan E-RR. Dalam H-RR, lapisan N+ yang di-dop ringan (TN+) berada di dekat wilayah P+ anoda, sementara P+ tambahan (TP+) ditempatkan di samping floating N+. E-RR mencerminkan pengaturan ini di sisi katoda. Tijdens peristiwa ESD tegangan tinggi, junc TN+/P-well/TP+ dengan tegangan hancur rendah memicu terlebih dahulu, memulai arus avalanche yang mengaktifkan transistor bipolar parasit. Floating N+ (atau P+) dalam H-RR (atau E-RR) dengan cepat merekombinasikan pembawa minor yang disuntik dari tepi anoda (atau katoda), mengurangi gain parasit (β) transistor dan menghilangkan efek bipolar permukaan. Secara bersamaan, lapisan P+ (atau N+) tambahan di wilayah rekombinasi menangkap pembawa avalanche permukaan, menekan jalur arus permukaan lebih lanjut. Mekanisme rekombinasi ganda ini meningkatkan tegangan tahan sambil mempertahankan kemampuan arus tinggi.

Hasil dan Pembahasan

Hasil Simulasi

Simulasi TCAD dari LVTSCR dan HHV-SCR (Gambar 2) mengungkapkan bahwa V_h HHV-SCR meningkat dari 4,6 V menjadi 8,1 V saat jarak H-RR (d1) dikurangi dari 0,6 µm menjadi 0 µm untuk panjang perangkat tetap (d2 = 0,5 µm). Persempitan d1 meningkatkan efisiensi rekombinasi floating N+ dalam H-RR, menghasilkan parasit β yang lebih rendah dan V_h yang lebih tinggi. Memperpanjang d2 menjadi 1 µm lebih meningkatkan V_h dengan menambah panjang perangkat aktif. Menambahkan lapisan P+ yang di-dop berat dalam H-RR (atau N+ dalam E-RR) meningkatkan V_h dari 7,1 V (tanpa lapisan tambahan) menjadi sekitar 9,5 V, seperti yang ditunjukkan dalam Gambar 2c. Menyesuaikan lebar lapisan floating (d5) memungkinkan tegangan trigger (V_t1) disesuaikan dari 12 V turun ke 9,0 V tanpa mempengaruhi V_h (Gambar 2d), memungkinkan kompatibilitas dengan keluarga logika 5 V.

Hasil Eksperimen

Semua perangkat dibuat dengan lebar total (W) 50 µm dan tata letak satu jari untuk perbandingan parameter langsung (lihat Tabel 1 dan 2). Pengukuran TLP (Gambar 4) menunjukkan bahwa V_h HHV-SCR meningkat dari 5,5 V menjadi 8,0 V saat d1 dikurangi dari 0,6 µm menjadi 0 µm, melebihi 1,8 V dari LVTSCR. Meningkatkan d2 menjadi 1 µm lebih meningkatkan V_h (Gambar 5). Tegangan clamp (V_CL) tetap dalam batas yang dapat diterima (HBM = 2 kV, I_TLP = 1,3 A) untuk perangkat 50 µm, meskipun stres ESD yang lebih kuat dapat menantang lebar perangkat yang terbatas. Memperpanjang lebar jari menjadi 300 µm (untuk d1 = 0,6 µm, d4 = 0,5 µm atau 0 µm) mempertahankan V_CL sambil memberikan resistansi dinamis yang sangat rendah (R_dy ≈ 0,7 Ω), keandalan ESD yang luar biasa (It2 > 10 A), dan V_h yang tinggi sebesar 6,7 V. Pengaruh P+ tambahan dalam H-RR dikonfirmasi oleh perbedaan performa antara perangkat dengan d4 = 0 µm dan d4 = 0,5 µm.

Kesimpulan

HHV-SCR, yang kompatibel dengan proses CMOS standar, memberikan tegangan tahan yang melebihi 8 V—lebih dari 450 % dari 1,8 V LVTSCR konvensional—sambil mempertahankan arus kegagalan yang tinggi dan figure of merit yang meningkat lebih dari 400 %. V_h perangkat dapat disesuaikan dari 5,5 V hingga 8,1 V tanpa mengorbankan luas atau kemampuan arus, dan performa densitas dayanya melebihi LVTSCR dasar dengan lebih dari 200 %. Hasil ini mendirikan HHV-SCR sebagai solusi kompak, tahan latch-up, dan kuat untuk perlindungan ESD modern.

Ketersediaan Data dan Bahan

Semua data yang dihasilkan atau dianalisis selama studi ini disertakan dalam artikel yang diterbitkan ini.