Pengoptimalan TFT a-IGZO untuk Layar Luas dengan Proses Lapisan Nano Penahan Pembersih

Abstrak

Oksida indium-gallium-sink amorf (a-IGZO) telah menjadi material kunci untuk backplane generasi mendatang LCD, namun integrasinya ke dalam layar yang diproduksi massal dibatasi oleh sensivitas kimiawi selama pengikisan. Kami menyajikan proses Clean Etch-Stopper (CL-ES) yang memperkenalkan lapisan penahan pengikis SiO_x ~100 nm dan secara bersamaan mengikis film a-IGZO 30 nm dan elektroda sumber-drain (S/D). Diproduksi pada kaca generasi 8,5 berukuran 2200 mm × 2500 mm, struktur CL-ES memberikan mobilitas saturasi 8,05 cm²/V s dan seragamnya tegangan ambang (V_th) sebesar 0,72 V, yang lebih unggul dibandingkan desain back-channel-etched (BCE) konvensional. Di bawah stres ±30 V selama 3600 s, pergeseran V_th sebesar –0,51 V (NBTIS) dan +1,94 V (PBTS) jauh lebih kecil dibandingkan dengan BCE (-3,88 V, +5,58 V). Hasil ini menunjukkan bahwa TFT a-IGZO yang diproduksi dengan CL-ES sangat dapat direproduksi, andal, dan ekonomis untuk manufaktur LCD luas.

Latar Belakang

Permintaan akan layar datar yang lebih resolusi dan lebih besar mendorong pencarian backplane semikonduktor dengan mobilitas elektron yang superior. Semikonduktor logamoksida, terutama a-IGZO, menawarkan mobilitas 5–10 cm²/V s dan arus off di bawah 10 pA, menjadikannya alternatif yang menarik terhadap TFT silikon [1–4]. Namun, daya tahan kimia a-IGZO terhadap etchant standar yang digunakan dalam proses lima-masker BCE lemah menghambat adopsinya. Etchant berbasis Al melarutkan a-IGZO dalam detik [11–13], dan bahkan etchant kabel Cu berbasis H₂O₂ yang lebih lemah masih merusak saluran, yang mengakibatkan ketidakseimbangan stoikiometri, seragamnya berkurang, dan keandalan perangkat yang terpengaruh [14–18]. Solusi enam-masker penahan pengikis (ES) yang ada mengurangi kontaminasi tetapi meningkatkan jumlah masker, kapasitas parasit, dan mengurangi rasio area terbuka [16–18]. Teknik lima-masker half-tone dan lift-off terkini masih tidak terjangkau untuk a-IGZO karena paparan lapisan aktif pada kimia stripping dan photoresist, yang lebih merusak hasil [19–21]. Oleh karena itu, proses yang hemat biaya dan hemat masker yang menjaga antarmuka a-IGZO sangat penting untuk skalabilitas industri.

Pendekatan CL-ES memenuhi persyaratan ini dengan mengintegrasikan ESL ke dalam alur kerja lima-masker BCE standar. ESL disetir setelah lapisan a-IGZO dan sebelum pola S/D, membentuk nano-masker pelindung yang melindungi saluran dari etchant, photoresist, dan pelarut. Strategi ini tidak hanya melindungi antarmuka a-IGZO tetapi juga memungkinkan pengikisan bersamaan film a-IGZO dan metalisasi S/D, mengurangi kesalahan overlay dan kapasitas parasit. Hasilnya adalah backplane yang mempertahankan throughput BCE sambil memberikan manfaat kebersihan dan performa desain penahan pengikis.

Metode/Eksperimen

Pembuatan Backplane TFT Berbasis a-IGZO

Proses CL-ES diilustrasikan dalam Gambar 1. Elektroda gerbang ganda Mo/Cu (30 nm/250 nm) pertama kali disetir untuk memastikan resistensi rendah. Stack insulator gerbang—Si₃N₄ (300 nm) diikuti oleh SiO₂ (100 nm)—ditumbuhkan melalui PECVD untuk mencegah oksidasi Cu dan mencegah difusi ion. Film a-IGZO 30 nm (In₂O₃:Ga₂O₃:ZnO = 1:1:1) disetir pada suhu kamir dan dianaling pada 330 °C dalam udara kering selama 1 jam untuk mencapai rentang mobilitas target [6–10]. Lapisan penahan pengikis SiO₂ (~100 nm) kemudian disetir melalui PECVD dalam kondisi daya dan tekanan yang sama, memastikan antarmuka yang intim dengan film a-IGZO. Pengikis kering (CF₄/O₂, 2000/800 sccm) mempola ESL, mengungkapkan hanya daerah saluran yang diinginkan. Karena a-IGZO dibombardir oleh plasma CF₄ selama pola ESL, ia menjadi konduktif, membentuk kontak ohmik intrinsik dengan stack S/D Mo/Cu/Mo berikutnya (30 nm/300 nm/30 nm) yang disetir dalam kondisi yang sama. Etchant selektif H₂O₂–fluorida menghilangkan logam berlebih tanpa merusak ESL atau a-IGZO. Stack pelapis terdiri dari lapisan SiO₂ 250 nm diikuti oleh lapisan Si₃N₄ 200 nm, yang keduanya disetir melalui PECVD. Akhirnya, elektroda piksel indium tin oxide (ITO) 40 nm disetir, dan perangkat dianaling pada 230 °C selama 1 jam dalam udara kering. Seluruh proses menggunakan lima masker, identik dengan alur kerja BCE konvensional, memastikan kompatibilitas dengan pabrik AM-LCD yang ada. Untuk perbandingan, backplane TFT a-IGZO terstruktur BCE diproduksi mengikuti resep lima-masker BCE standar, dengan saluran a-IGZO 70 nm untuk mengkompensasi kehilangan pengikisan.

Karakterisasi

Pengukuran listrik dilakukan pada suhu kamir dengan penguji parametrik Keysight 4082A. Negative bias temperature illumination stress (NBTIS) diterapkan pada V_GS = –30 V, V_DS = 15 V, 60 °C, dan iluminasi 5000 cd/m² selama 3600 s [23]. Positive bias temperature stress (PBTS) menggunakan V_GS = 30 V, V_DS = 15 V, 60 °C untuk durasi yang sama [24]. Semua pengukuran diambil dari 42 titik acak pada substrat generasi 8,5 untuk menilai seragamnya.

Hasil dan Pembahasan

Gambar 2 menyoroti alur pembuatan CL-ES, di mana nano-masker ESL melindungi saluran a-IGZO dari paparan etchant sambil memungkinkan pengikisan S/D bersamaan, sehingga mengurangi langkah overlay dan kapasitas parasit. Citra SEM (Gambar 3) mengonfirmasi kehadiran ESL antara film a-IGZO dan elektroda S/D dalam perangkat CL-ES, sedangkan perangkat BCE menunjukkan saluran a-IGZO secara langsung di bawah lapisan pelapis.

Perbandingan performa listrik (Gambar 4) menunjukkan bahwa TFT CL-ES mencapai V_th sebesar –0,8 V, SS sebesar 0,18 V/dec, dan mobilitas 8,05 cm²/V s, yang lebih unggul dibandingkan TFT BCE (V_th = +0,5 V, SS = 0,77 V/dec, mobilitas = 6,03 cm²/V s). Panjang saluran CL-ES (~10 µm) secara efektif ditentukan oleh pola ESL daripada jarak elektroda, yang menjelaskan arus on yang sedikit lebih rendah dibandingkan saluran BCE 5 µm.

Metrik seragamnya di seluruh 42 titik pengukuran (Gambar 5) menunjukkan penyebaran V_th sebesar 0,72 V untuk CL-ES dibandingkan 2,14 V untuk BCE, yang menggarisbawahi peran ESL dalam mengurangi kontaminasi kimiawi dan densitas jebakan pengangkut di antarmuka a-IGZO/insulator.

Uji keandalan lebih menunjukkan keuntungan CL-ES. Di bawah NBTIS, pergeseran V_th sebesar –0,51 V (CL-ES) dan –3,88 V (BCE) terlihat, dengan variasi SS yang dapat diabaikan (<0,1 V/dec) untuk CL-ES. Hasil PBTS menunjukkan pergeseran V_th sebesar +1,94 V (CL-ES) dan +5,58 V (BCE), dan rasio arus on tersisa sebesar 88,2 % versus 41,3 %, masing-masing. Temuan ini mengonfirmasi bahwa ESL mempertahankan integritas antarmuka dan mengurangi pembentukan jebakan di bawah kondisi stres.

Secara keseluruhan, proses CL-ES memberikan seragamnya, mobilitas, dan toleransi stres yang superior sambil mempertahankan jumlah masker dan luas perangkat BCE. Kombinasi performa dan kemanufakturan ini memposisikan CL-ES sebagai solusi praktis untuk backplane LCD luas generasi mendatang.

Kesimpulan

Proses Clean Etch-Stopper (CL-ES) berhasil mengintegrasikan ESL SiO₂ 100 nm ke dalam alur kerja lima-masker TFT a-IGZO, mempertahankan throughput BCE sambil menghilangkan paparan kimiawi pada saluran. Backplane yang dihasilkan menunjukkan distribusi V_th sebesar 0,72 V, mobilitas 8,05 cm²/V s, dan SS sebesar 0,18 V/dec pada substrat 2200 mm × 2500 mm. Uji keandalan menunjukkan pergeseran V_th sebesar –0,51 V (NBTIS) dan +1,94 V (PBTS) setelah 3600 s, dengan drift SS yang minimal, mengonfirmasi stabilitas yang ditingkatkan. Dengan mengatasi hambatan daya tahan kimia, teknik CL-ES membuka jalan untuk produksi LCD panel luas dengan resolusi tinggi yang ekonomis.

Singkatan

a-IGZO:

Amorphous indium-gallium-zinc-oxide

AM-LCD:

Active-matrix liquid crystal display

BCE:

Back-channel etch

ESL:

Etch-stopper layer

GOA:

Gate drive on array

NBTIS:

Negative bias temperature illumination stress

PBTS:

Positive bias temperature stress

SiNx:

Silicon nitride

SiOx:

Silicon oxide

SS:

Subthreshold swing

TFT:

Thin film transistor

TN LCD:

Twisted nematic liquid crystal display