LDMOS Resistansi On Spesifik Sangat Rendah dengan Dual-Gate Tingkat dan Lapisan P-Terpung Parsial
Abstrak
Kami menyajikan transistor lateral double-diffused MOS (LDMOS) yang mencapai resistansi on spesifik (Ron,sp) yang tak pernah terjadi sebelumnya sebesar 8,5 mΩ·mm² sambil menyediakan tegangan breakdown (BV) 43 V. Perangkat mengintegrasikan arsitektur dual-gate yang ditingkatkan, yang dibentuk oleh lapisan N-terbung yang sangat dopan di bawah P-well, dan lapisan P-terbung parsial yang dirancang secara strategis di bawah wilayah N-drift. Inovasi ini mengurangi resistansi saluran (Rc) dan mereduksi puncak medan listrik vertikal, masing-masing, menghasilkan peningkatan 37 % dalam resistansi on dibandingkan dengan desain kami sebelumnya. Model analitis resistansi on dan data simulasi rinci mengonfirmasi trade-off antara Ron,sp dan BV, memandu optimisasi konsentrasi dopan dan geometri lapisan.
Latar Belakang
Sirkuit analog daya modern menuntut transistor dengan resistansi on rendah dan tegangan breakdown tinggi. Untuk perangkat LDMOS, wilayah drift secara tradisional mendominasi trade-off resistansi-tegangan [1–20]. Dalam pekerjaan kami sebelumnya, LDMOS USTI diperkenalkan [21], mengoptimalkan kedalaman dan sudut sudut untuk performa yang unggul. Namun, dalam regime daya rendah, resistansi saluran menjadi kontributor signifikan untuk Ron,sp, yang memerlukan strategi desain baru yang menargetkan kedua wilayah drift dan saluran.
Metode
Kami mengembangkan LDMOS dengan dual-gate yang ditingkatkan dan lapisan P-terbung parsial. Fisika perangkat dimodelkan menggunakan paket simulasi IMPACT.I, BGN, CONMOB, FLDMOB, SRH, dan SRFMOB. Kerangka analitis resistansi on diturunkan untuk mengekspos kontribusi dari resistansi drift dan saluran, memandu optimisasi sistematis lapisan N-terbung dan P-terbung parsial untuk Ron,sp minimal dan BV maksimal.
Hasil dan Pembahasan
Gambar 1a mengilustrasikan potongan melintang dari perangkat yang diusulkan, menyoroti struktur dual-gate (trench gate + lapisan N-terbung) dan lapisan P-terbung parsial di bawah wilayah drift. Lapisan N-terbung menyediakan jalur resistansi rendah di bawah P-well, yang secara substansial mengurangi Rc, sementara lapisan P-terbung parsial memperluas wilayah deplenasi dan menekan puncak medan listrik, sehingga meningkatkan BV. Parameter dimensi kunci diringkas dalam Tabel 1.
a Tampilan potongan skematik LDMOS resistansi on spesifik sangat rendah dengan dual-gate yang ditingkatkan dan lapisan P-terbung parsial. b Model resistansi on setara untuk perangkat yang diusulkan.
Gambar 1b menggambarkan model resistansi on setara, di mana total resistansi on adalah jumlah seri dari resistansi drift (Rd) dan resistansi saluran (Rc). Dalam saluran, jalur surface-gate dan trench-gate bersejajar, menghasilkan Rc = (Rchs + Racc)‖(Rcht + Rnb). Pengurangan Rnb melalui lapisan N-terbung yang sangat dopan secara langsung menurunkan Rc tanpa mempengaruhi metrik performa lainnya. Resistansi drift dikurangi dengan memasukkan lapisan P-terbung parsial, memanfaatkan efek RESURF seperti yang ditunjukkan dalam studi kami sebelumnya.
Gambar 2 menunjukkan ketergantungan Rc pada konsentrasi dopan lapisan N-terbung (Nnb) untuk konfigurasi single-gate dan dual-gate. Struktur dual-gate menghasilkan pengurangan 34 % dalam Rc pada Nnb = 5,5 × 10^16 cm^−3. Dopan yang lebih meningkatkan Rc secara berkelanjutan hingga punch-through terjadi pada sekitar 1,05 × 10^17 cm^−3. Model analitis selaras dengan simulasi, memvalidasi penggunaannya untuk optimasi desain.
Rc numerik dan analitis sebagai fungsi dari Nnb dengan single-gate dan dual-gate (Z = 1 cm). Nd menunjukkan konsentrasi dopan N-drift.
Gambar 3a mengeksplorasi dampak Nnb pada BV untuk berbagai level dopan P-well (Npwell). BV tetap stabil pada Nnb rendah namun menurun ketika punch-through dimulai. Dopan P-well 2 × 10^17 cm^−3 dipilih untuk menyeimbangkan tegangan ambang dan performa breakdown. Gambar 3b memvisualisasikan profil densitas arus pada breakdown, mengonfirmasi tidak adanya punch-through untuk parameter yang dipilih.
a BV numerik versus Nnb untuk berbagai Npwell. b Profil densitas arus pada breakdown untuk Nnb = 10,5 × 10^16 cm^−3 dan 14,5 × 10^16 cm^−3 dengan Npwell = 2 × 10^17 cm^−3.
Untuk mengurangi resistansi drift lebih lanjut sambil mempertahankan BV tinggi, lapisan P-terbung parsial (ΔLpb) diperkenalkan di bawah wilayah N-drift. Gambar 4a menunjukkan bahwa ΔLpb 0,1 µm dan dopan 1 × 10^17 cm^−3 menghasilkan puncak BV 43 V. Kontur potensial setara dalam konfigurasi P-terbung parsial menembus lebih dalam ke dalam substrat, mengurangi puncak medan listrik pada antarmuka N-drift/P-terbung (Gambar 4b). Perubahan desain ini mengurangi tekanan medan vertikal dan mempromosikan keseimbangan muatan.
a BV versus ΔLpb untuk berbagai Npb; inset menunjukkan kontur potensial setara untuk Npb = 1 × 10^17 cm^−3. b Distribusi medan listrik di permukaan dan antarmuka P-terbung/N-drift.
Analisis keseimbangan muatan (Gambar 5a) menunjukkan bahwa Npb optimal 1 × 10^17 cm^−3 yang dipadukan dengan dopan N-drift 5,5 × 10^16 cm^−3 mencapai target BV > 40 V sambil mempertahankan Ron,sp rendah. Gambar 5b menyoroti pengaruh ketebalan STI (Tsti); ketebalan 0,3 µm menghasilkan BV 43 V dan mereduksi puncak medan di bawah tepi plate medan poly.
a BV dan Ron,sp numerik (titik) dan analitis (garis padat) versus Npb untuk berbagai Nd. b BV dan Ron,sp numerik (titik) dan analitis (garis padat) versus Tsti.
Gambar 6 membandingkan LDMOS yang diusulkan dengan teknologi BCD yang ada. Desain ini memanfaatkan set masker yang sama untuk lapisan N-terbung dan P-well, memastikan kompatibilitas dengan alur proses BCD teruji kami. Dibandingkan dengan LDMOS kami sebelumnya (8,5 mΩ·mm² vs 13,3 mΩ·mm²), struktur baru ini mencapai pengurangan 37 % dalam resistansi on spesifik sambil menyediakan BV 43 V.
Bandingan teknologi BCD yang ada dan LDMOS yang diusulkan.
Kesimpulan
Kami telah memperkenalkan transistor LDMOS yang secara bersamaan mengurangi resistansi saluran melalui lapisan N-terbung yang sangat dopan dan meningkatkan tegangan breakdown melalui lapisan P-terbung parsial. Perangkat yang dihasilkan mencapai resistansi on spesifik 8,5 mΩ·mm² pada BV 43 V, yang merupakan peningkatan 37 % dibandingkan pekerjaan sebelumnya. Alur pembuatan sepenuhnya kompatibel dengan proses BCD yang ada, memungkinkan integrasi segera ke dalam sirkuit analog daya canggih. Seiring berkembangnya dimensi semiconductor, pengurangan lebih lanjut dalam Ron,sp dapat dicapai dengan memendekkan panjang saluran sambil mempertahankan manfaat arsitektur yang ditunjukkan.
