Evaluasi Kerusakan yang Diinduksi Plasma pada Dielektrik Antar Logam dalam Proses Cu BEOL FinFET

Abstrak

Interkoneksi padat, yang diaktifkan oleh teknologi Cu BEOL CMOS canggih, mengarah pada lapisan logam yang ditempatkan dekat. Garis logam rasio aspek tinggi memerlukan proses etik plasma luas, yang dapat menyebabkan masalah keandalan pada lapisan dielektrik antar logam (IMD). Studi ini menyajikan pola uji yang baru diusulkan untuk mengevaluasi efek charging yang diinduksi plasma terhadap integritas IMD di antara garis logam yang ditempatkan dekat. Korelasi kuat di antara intensitas charging plasma dan kerusakan yang ditemukan dalam lapisan IMD ditemukan dan dianalisis secara menyeluruh.

Pendahuluan

Proses Cu BEOL berbasis tembaga telah digunakan secara luas seiring migrasi teknologi ke wilayah sub-100 nm. Interkoneksi yang dipadatkan yang terdiri dari via dan garis logam rasio aspek tinggi dibuat可能 oleh serangkaian proses etik yang ditingkatkan plasma [1,2,3]. Hal yang diketahui adalah bahwa perlakuan plasma energi tinggi dapat menyebabkan degradasi yang signifikan dan kerusakan laten pada tumpukan dielektrik gate transistor, yang dianggap sebagai jalur pengosongan utama selama peristiwa charging yang diinduksi proses. Untuk mencegah masalah keandalan pada kualitas dielektrik gate, produsen IC biasanya memberikan aturan dan pedoman desain yang membatasi ukuran dan panjang lapisan logam interkoneksi [4, 5]. Dengan bertambahnya jumlah lapisan logam dalam sistem kabel yang kompleks, sulit untuk menghindari jalur pengosongan melalui film dielektrik antar logam selama charging yang diinduksi proses. Dengan introduksi bahan low-k dalam proses BEOL [6, 7], masalah penundaan RC yang memburuk diatasi, film isolasi dapat lebih sensitif terhadap stres charging [8, 9]. Kerusakan yang dihasilkan dari stres charging plasma pada struktur interkoneksi kompak yang bertanggung jawab untuk merealisasikan kabel BEOL yang rumit dapat sangat memengaruhi hasil dan keandalan IC CMOS canggih. Dalam studi ini, kami menggabungkan perekam PID in situ yang telah dilaporkan sebelumnya [10,11,12], dengan pola uji diferensial baru yang diusulkan untuk memantau kerusakan IMD yang mungkin ketika jalur pengosongan tambahan menjadi mungkin di bawah proses Cu BEOL canggih. Tingkat charging plasma yang dilaporkan perekam di berbagai lokasi di seluruh wafer dapat dikorelasikan dengan kerusakan charging plasma pada film IMD melalui pola uji baru. Perilaku kegagalan yang diinduksi stres pada struktur IMD dapat dengan mudah terungkap melalui pola uji ini yang dapat digunakan dalam struktur uji standar untuk pemantauan rutin mode kegagalan baru dan masalah keandalan IMD yang mungkin.

Struktur Perangkat dan Metodologi

Hasil analisis kegagalan pada rangkaian terintegrasi FinFET menunjukkan bahwa kerusakan laten dari peningkatan status jebakan dalam lapisan dielektrik antar logam di antara dua struktur interkoneksi terisolasi yang ditempatkan dekat mungkin terjadi, seperti diilustrasikan dalam Gambar 1. Seiring berkurangnya lebar garis dan jarak antara via dan interkoneksi logam dalam proses BEOL CMOS canggih, muatan yang terkumpul pada kabel logam besar, berfungsi sebagai antena, dapat meledakkan melalui IMD di seluruh logam dan via/gate serta kabel logam, resulting in stres medan tinggi dan/atau arus tinggi pada film dielektrik ini. Dengan menempatkan perekam PID in situ [10,11,12] di samping dua pola uji diferensial pada setiap die, tingkat charging plasma referensi di seluruh wafer 12 inci dapat ditetapkan terlebih dahulu.

Kerusakan yang diinduksi plasma dalam lapisan dielektrik antar logam di antara pola interkoneksi yang dipadatkan dapat terhubung dengan degradasi laten pada integritas isolasinya

Untuk memastikan arus charging plasma yang melewati lapisan dielektrik di antara lapisan logam, node M2 pada pola uji dalam Gambar 2 diisolasi sebelum pembuatan struktur antena. Dua desain pola uji diferensial baru yang bertujuan untuk meningkatkan kemungkinan terjadinya kerusakan laten selama stres charging plasma diusulkan dan diilustrasikan dalam Gambar 2a, b. Perangkat dengan pola tipe I hanya akan mengalami stres arus tinggi ketika elektron terkumpul pada antena yang sesuai. Hal ini karena arus pengosongan direktifikasi oleh junc n+/p dalam seri pada jalur konduktif. Sementara itu, perangkat dengan pola tipe II mengalami stres di kedua arah [13]. Artinya, baik charging ion maupun charging elektron akan tercatat pada perangkat pemantauan ini. Akibatnya, sampel dalam studi ini dibuat dengan proses FinFET/Cu BEOL standar pada node teknologi 16 nm. Struktur antena pada perekam PID serta perangkat dengan pola tipe I dan II yang ditempatkan pada setiap die semuanya dirancang dengan struktur logam 3 besar. Kedua jenis perangkat pemantauan dirancang dengan konfigurasi diferensial, yang dapat menekankan dan kemudian meminimalkan noise ketidaksesuaian yang mungkin menyebabkan pembacaan yang salah pada efek PID.

Ilustrasi pola uji diferensial baru yang diusulkan yang dirancang untuk menekankan efek kerusakan laten yang disebabkan oleh stres plasma yang diinduksi a negatif dan b dua arah, di jarak antara lapisan logam diatur ke 14 nm

Hasil dan Pembahasan Eksperimen

Data dalam Gambar 3 diperoleh dengan menerapkan penyapuan tegangan pada logam 2 dari 0–20 V pada laju penyapuan 0,7 V/detik, sementara tegangan pemutusan dan arus kebocoran IMD di setiap sisi beberapa perangkat dengan pola uji tipe I kemudian dapat diperoleh dan dibandingkan. Selama pembuatan antena M3 besar sebesar 82.000 μm², proses plasma diharapkan menginduksi charging antena. Muatan yang terakumulasi diharapkan meledakkan melalui jalur dengan resistensi terendah. Data mengungkapkan bahwa beberapa sampel menunjukkan pemutusan dielektrik dini, sementara IMD pada perangkat lain tetap relatif utuh dengan kebocoran rendah.

Arus kebocoran yang diukur pada perangkat dengan pola uji diferensial yang terhubung ke antena logam-3 sebesar 82.000 μm². V_BD didefinisikan sebagai tegangan ketika arus mencapai 1 nA untuk panjang via 32 nm

Dalam peristiwa charging, diharapkan bahwa sisi yang lebih lemah akan menjadi jalur pengosongan dominan, resulting in ketidakseimbangan yang lebih mencolok dalam tingkat kerusakan di antara kiri dan kanan. Oleh karena itu, hanya perangkat dengan perbedaan V_BD yang besar antara sisi kiri dan kanan yang lebih mungkin berasal dari charging plasma. Oleh karena itu, V_BD yang lebih kecil dalam pemutusan IMD pada pasang dicatat sebagai tingkat yang dikorelasikan dengan tingkat stres PID. Gambar 4a menunjukkan tiga jenis karakteristik yang ditemukan pada sampel pada berbagai die di seluruh wafer. Sampel ini dapat dikategorikan sebagai tanpa pemutusan di setiap sisi, pemutusan satu sisi, atau pemutusan kedua sisi. Proporsi perangkat yang menunjukkan karakteristik khusus dari setiap grup ditunjukkan dalam diagram pie Gambar 4b. Kami menemukan bahwa sampel tanpa antena memiliki peluang yang jauh lebih rendah untuk memiliki karakteristik pemutusan satu sisi. Perilaku simetris di kedua sisi ditemukan pada sebagian besar perangkat yang tidak mengalami stres charging plasma. Ini lebih menunjukkan bahwa sebagian besar karakteristik tidak simetris dalam pasangan diferensial berasal dari stres charging ketika struktur antena terpasang.

a Berbagai jenis karakteristik pemutusan pada pasang uji di seluruh wafer dan b membandingkan persentase sampel yang menunjukkan jenis karakteristik pemutusan yang berbeda pada pasang perangkat lebih dari 60 die

Menggunakan V_BD yang diperoleh oleh metode di atas, peta wafer tingkat PID dan V_BD dari perangkat pola tipe I dan II dibandingkan dalam Gambar 5. Kemiripan yang tinggi di antara peta wafer V_BD dari kedua jenis perangkat pemantauan dan tingkat charging referensi yang sesuai diperoleh dari perekam PID, lihat Gambar 5a. Tegangan PID diyakini mencatat peristiwa charging elektron dan ion selama proses logam [14]. Namun, sampel di seluruh wafer ditemukan terutama tunduk pada charging elektron lebih banyak dibandingkan charging ion [14]. Kami yakin bahwa beberapa korelasi regional dapat dilihat di antara wafer dalam Gambar 5a, b. Sementara peta wafer dalam Gambar 5c dari pola II yang tidak memiliki kemiripan yang jelas dengan Gambar 5a menunjukkan bahwa stres dua arah [15] mungkin menyebabkan efek sekunder pada lapisan dielektrik, yang memerlukan penyelidikan lebih lanjut. Tegangan pemutusan yang diukur dari pola uji baru versus tingkat PID referensi dibandingkan dalam Gambar 6 lebih mengungkapkan bahwa semakin tinggi tingkat PID pada die, semakin rendah V_BD pada pola uji baru. Selain itu, korelasi negatif yang signifikan di antara V_BD dan tingkat charging plasma dapat ditetapkan. Untuk menyelidiki efek stres satu arah dan dua arah terhadap kerusakan IMD, V_BD yang diukur dari perangkat dengan pola tipe I dan tipe II diringkas dan dibandingkan dalam Gambar 7. Distribusi V_BD yang diperoleh dari perangkat pada 60 die di seluruh wafer menunjukkan bahwa perangkat yang mengalami stres charging dua arah lebih mungkin menunjukkan pemutusan IMD pada tegangan yang lebih rendah. Hal ini dapat dijelaskan oleh tingkat stres yang tidak simetris saat polaritas berubah di seluruh IMD [16]. Selain itu, arus kebocoran yang diinduksi stres (SILC) yang diukur dengan 10 V di seluruh lapisan dielektrik adalah indikator lain untuk peningkatan status jebakan [17] dalam film IMD. Untuk meminimalkan efek variasi die-to-die yang disebabkan oleh variasi proses, rasio kebocoran dari setiap pasang digunakan sebagai indeks untuk mengevaluasi kerusakan IMD lebih lanjut. Gambar 8 menunjukkan bahwa pada dasarnya tidak ada korelasi di antara rasio arus kebocoran pada dua jenis perangkat pada die yang sama. Artinya, ketidaksesuaian antara lapisan logam 1 dan via2 memiliki efek minimal pada kedua pola. Diperhatikan bahwa rasio arus, R, didefinisikan sebagai I_LR/I_LL, adalah indeks yang lebih baik untuk menghilangkan noise dari variasi die-to-die pada pola ini. Pada perangkat yang tidak terdorong, stres charging utama terjadi di kanan atau kiri yang seharusnya sepenuhnya acak. Di sini, beberapa efek bias ditemukan pada rasio arus, di mana distribusi mediannya tidak berada pada 1. Untuk memastikan bahwa hanya kerusakan yang berasal dari efek charging plasma yang dipertimbangkan, R adalah rasio arus yang dinormalisasi, seperti digambarkan dalam Gambar 9. Dalam plot distribusi di pusat wafer, R_N dari perangkat pola tipe I mengikuti tingkat stres plasma dari perekam PID cukup dekat. Di sisi lain, R_N dari perangkat yang rentan terhadap stres dua arah tidak dapat dijelaskan sepenuhnya oleh tingkat PID yang tercatat. Ini mungkin disebabkan oleh tingkat R_N yang jauh lebih tinggi pada perangkat pola II, akibat dari peristiwa charging ion tambahan di seluruh wafer.

Skematik dan peta wafer yang menunjukkan distribusi (a) tegangan PID dan VBD dari (b) pola uji tipe I dan (c) II, yang menunjukkan efek regional di dalam area lingkaran dari kerusakan yang diinduksi plasma pada lapisan dielektrik bagian belakang yang dapat diatribusikan pada tingkat charging plasma regional

Korelasi di antara VBD dari tingkat PID untuk a sampel pola I dan b sampel pola II, masing-masing [10,11,12]

Perbandingan distribusi kumulatif V_BD dari 60 die di seluruh wafer dan proporsi sampel yang menunjukkan tegangan pemutusan lebih tinggi dari pola I dibandingkan dengan pola II

Rasio arus kebocoran kiri dan kanan pola I dan II yang menunjukkan tidak ada efek ketidaksesuaian sistematis dari sampel ini

a Rasio arus yang dinormalisasi dari sampel pola I dan II di seluruh pusat wafer dibandingkan dengan tingkat PID yang sesuai dan b definisi arus kebocoran di kiri (I_LL) dan kanan (I_LR)

Kesimpulan

Efek charging plasma terhadap integritas film IMD diteliti melalui pola uji diferensial baru yang diusulkan pada platform FinFET Cu BEOL canggih. Kerusakan dalam bentuk pemutusan dini dan peningkatan SILC dalam lapisan IMD ditemukan secara langsung dikorelasikan dengan tingkat charging plasma di seluruh wafer 12 inci.

Ketersediaan Data dan Bahan

Tidak berlaku.