Desain Pola Uji untuk Kerusakan yang Diinduksi Plasma pada Dielektrik Antar-Logam dalam Proses FinFET Cu BEOL
Abstrak
Interkoneksi densitas tinggi, diaktifkan oleh teknologi CMOS Cu BEOL canggih, menghasilkan lapisan logam yang ditempatkan secara dekat. Garis logam dengan rasio aspek tinggi memerlukan proses etsa plasma yang ekstensif, yang dapat menyebabkan masalah keandalan pada lapisan dielektrik antar logam (IMD). Studi ini menyajikan pola uji yang baru diusulkan untuk mengevaluasi efek efek pengisian yang diinduksi plasma pada integritas IMD antara garis logam yang ditempatkan dengan dekat. Korelasi kuat antara intensitas pengisian plasma dan kerusakan yang ditemukan di lapisan IMD ditemukan dan dianalisis secara komprehensif.
Pengantar
Proses back-end of line (BEOL) berbasis Cu telah digunakan secara luas saat teknologi bermigrasi ke rezim sub-100 nm. Interkoneksi padat terdiri dari vias rasio aspek tinggi dan garis logam dimungkinkan oleh serangkaian proses etsa yang ditingkatkan plasma [1,2,3]. Telah diketahui dengan baik bahwa perawatan plasma berenergi tinggi dapat menyebabkan degradasi yang signifikan dan kerusakan laten pada tumpukan dielektrik gerbang transistor, yang diyakini sebagai jalur pengosongan utama selama peristiwa pengisian yang diinduksi proses. Untuk mencegah masalah keandalan pada kualitas dielektrik gerbang, produsen IC biasanya memberikan aturan dan pedoman perancang yang membatasi ukuran dan panjang lapisan logam interkoneksi [4, 5]. Dengan meningkatnya jumlah lapisan logam dalam sistem pengkabelan yang kompleks, sulit untuk menghindari jalur pengosongan melalui film dielektrik antar logam selama proses yang diinduksi pengisian. Dengan pengenalan bahan k rendah dalam proses BEOL [6, 7], meringankan masalah penundaan RC yang memburuk, film isolasi dapat lebih rentan terhadap tegangan pengisian [8, 9]. Kerusakan yang dihasilkan dari tekanan yang disebabkan oleh pengisian plasma pada struktur interkoneksi kompak yang bertanggung jawab untuk mewujudkan kabel BEOL yang rumit dapat sangat memengaruhi hasil dan keandalan IC CMOS canggih. Dalam penelitian ini, kami menggabungkan perekam PID in situ yang dilaporkan sebelumnya [10,11,12], dengan pola uji diferensial yang baru diusulkan untuk memantau kemungkinan kerusakan IMD ketika jalur pengosongan tambahan menjadi mungkin di bawah proses Cu BEOL lanjutan. Tingkat pengisian plasma melaporkan perekam di lokasi berbeda di seluruh wafer dapat dikorelasikan dengan kerusakan pengisian plasma pada film IMD melalui pola pengujian baru. Perilaku kegagalan akibat stres pada struktur IMD kemudian dapat dengan mudah diungkapkan melalui pola pengujian ini yang dapat digunakan dalam struktur uji standar untuk pemantauan rutin mode kegagalan baru dan kemungkinan masalah keandalan IMD.
Struktur dan Metodologi Perangkat
Hasil analisis kegagalan pada sirkuit terintegrasi FinFET menunjukkan bahwa kerusakan laten dari peningkatan status jebakan dalam lapisan dielektrik antar-logam antara dua struktur interkoneksi terisolasi yang ditempatkan secara dekat dapat terjadi, seperti yang diilustrasikan pada Gambar 1. Sebagai lebar jalur dan jarak antara interkoneksi via dan logam mengurangi secara agresif dalam proses CMOS BEOL sebelumnya, muatan yang terkumpul pada kabel logam besar, berfungsi sebagai antena, dapat dilepaskan melalui IMD melintasi logam dan vias/gerbang dan kabel logam, menghasilkan tegangan medan tinggi dan/atau arus tinggi pada film dielektrik ini. Dengan menempatkan perekam PID in situ [10,11,12] di sebelah dua pola uji diferensial pada setiap cetakan, tingkat pengisian plasma referensi di wafer 12 inci pertama-tama dapat ditetapkan.
Kerusakan akibat plasma pada lapisan dielektrik antar-logam antara pola interkoneksi yang rapat dapat dikaitkan dengan degradasi laten pada integritas isolasinya
Untuk memastikan bahwa arus pengisian plasma melewati lapisan dielektrik di antara lapisan logam, node M2 pada pola uji pada Gambar 2 diisolasi sebelum pembuatan struktur antena. Dua desain pola uji diferensial baru yang ditujukan untuk meningkatkan kemungkinan menyebabkan kerusakan laten selama tegangan pengisian plasma diusulkan dan diilustrasikan pada Gambar 2a, b. Perangkat dengan pola tipe I hanya akan mengalami tegangan arus tinggi ketika elektron dikumpulkan pada antena yang sesuai. Ini karena arus pengosongan disearahkan oleh sambungan n+/p secara seri pada jalur konduktif. Sedangkan perangkat dengan pola tipe II dikenai tegangan I dua arah [13]. Yaitu, pengisian ion dan pengisian elektron akan didaftarkan pada perangkat pemantau ini. Oleh karena itu, sampel dalam penelitian ini dibuat dengan proses standar FinFET/Cu BEOL pada node teknologi 16 nm. Struktur antena pada perekam PID serta perangkat dengan pola tipe I dan II yang ditempatkan pada setiap cetakan semuanya dirancang dengan struktur 3 logam besar. Kedua jenis perangkat pemantauan dirancang dengan konfigurasi diferensial, yang dapat menonjolkan dan selanjutnya meminimalkan kebisingan ketidaksejajaran yang dapat menyebabkan kesalahan pembacaan pada efek PID.
Ilustrasi pola uji diferensial yang baru diusulkan yang dirancang untuk menonjolkan efek kerusakan laten yang disebabkan oleh a yang diinduksi plasma negatif dan b tegangan dua arah, di mana jarak bebas antara lapisan logam diatur ke 14 nm
Hasil dan Diskusi Eksperimen
Data pada Gambar 3 diperoleh dengan menerapkan sapuan tegangan pada logam 2 dari 0–20 V pada laju penyapuan 0,7 V/dtk, sedangkan tegangan tembus, dan arus bocor IMD di kedua sisi beberapa perangkat berbeda dengan pola pengujian Saya kemudian dapat diperoleh dan dibandingkan. Selama pembuatan antena M3 besar 82.000 m
2
, proses plasma diharapkan dapat menginduksi pengisian antena. Muatan yang terakumulasi diharapkan keluar melalui jalur dengan resistansi terendah. Data mengungkapkan bahwa beberapa sampel menunjukkan kerusakan dielektrik awal, sementara IMD pada perangkat lain relatif utuh dengan kebocoran rendah.
Arus bocor diukur pada perangkat dengan pola uji diferensial yang terhubung ke antena logam-3 sebesar 82.000 m
2
. VBD didefinisikan sebagai tegangan saat arus mencapai 1 nA untuk panjang via 32 nm
Dalam peristiwa pengisian, diharapkan pihak yang lebih lemah akan melayani jalur pengosongan yang dominan, yang mengarah ke ketidakseimbangan yang lebih menonjol dalam tingkat kerusakan antara kiri dan kanan. Oleh karena itu, hanya perangkat dengan V . yang besar BD perbedaan antara dari sisi kiri dan kanan lebih mungkin dihasilkan dari pengisian plasma. Oleh karena itu, semakin kecil VBD dalam kerusakan IMD pada pasangan terdaftar sebagai tingkat yang berkorelasi dengan tingkat stres PID. Gambar 4a menunjukkan tiga jenis karakteristik khas yang ditemukan pada sampel pada cetakan yang berbeda di seluruh wafer. Sampel-sampel ini dapat dikategorikan sebagai tidak ada kerusakan pada kedua sisi, kerusakan satu sisi atau kelompok kerusakan kedua sisi. Bagian dari perangkat yang menunjukkan karakteristik khusus dari masing-masing kelompok ditunjukkan dalam diagram lingkaran pada Gambar 4b. Kami menemukan bahwa pada sampel tanpa antena memiliki perubahan yang jauh lebih rendah karena memiliki karakteristik kerusakan satu sisi. Perilaku simetris di kedua sisi ditemukan di sebagian besar perangkat yang tidak mengalami tekanan pengisian plasma. Ini lebih lanjut menunjukkan bahwa sebagian besar karakteristik asimetris dalam pasangan diferensial berasal dari tegangan pengisian saat struktur antena dipasang.
a Berbagai jenis karakteristik kerusakan pada pasangan uji di seluruh wafer dan b membandingkan persentase sampel yang menunjukkan jenis karakteristik kerusakan yang berbeda pada pasangan perangkat lebih dari 60 cetakan
Menggunakan VBD diperoleh dengan metode di atas, peta wafer tingkat PID dan VBD dari perangkat tipe I dan pola II dibandingkan pada Gambar. 5. Kesamaan yang tinggi antara peta wafer dari VBD dari kedua jenis perangkat pemantauan dan tingkat pengisian referensi yang sesuai diperoleh dari perekam PID, lihat Gambar 5a. Tegangan PID diyakini merekam peristiwa pengisian elektron dan ion selama proses logam [14]. Namun, sampel di wafer ditemukan menjadi subjek yang dominan untuk pengisian elektron lebih dari pengisian ion [14]. Kami percaya bahwa beberapa korelasi regional dapat dilihat antara wafer pada Gambar. 5a, b. Sementara peta wafer pada Gambar 5c dari pola II yang tidak memiliki kesamaan yang jelas dengan yang ada pada Gambar 5a menunjukkan bahwa tekanan dua arah [15] dapat menyebabkan efek sekunder pada lapisan dielektrik, yang memerlukan penyelidikan lebih lanjut. Tegangan tembus terukur dari pola pengujian baru vs. level PID referensi dibandingkan pada Gambar. 6 lebih lanjut mengungkapkan bahwa semakin tinggi level PID pada die, semakin rendah VBD pola tes baru. Selain itu, korelasi negatif yang signifikan antara VBD dan tingkat pengisian plasma dapat ditetapkan. Untuk menyelidiki pengaruh tekanan satu arah dan dua arah pada kerusakan IMD, VBD diukur dari yang dirancang dengan pola tipe I dan tipe II diringkas dan dibandingkan pada Gambar. 7. VBD distribusi yang diperoleh dari perangkat pada 60 cetakan di seluruh wafer menunjukkan bahwa perangkat yang mengalami tekanan pengisian dua arah lebih cenderung menunjukkan kerusakan IMD pada tegangan yang lebih rendah. Hal ini dapat dijelaskan oleh tingkat stres asimetris sebagai perubahan polaritas di IMD [16]. Selain itu, arus bocor yang diinduksi tegangan (SILC) yang diukur dengan 10 V melintasi lapisan dielektrik merupakan indikator lain untuk peningkatan status perangkap [17] dalam film IMD. Untuk lebih meminimalkan efek variasi die-to-die yang disebabkan oleh variasi proses, rasio kebocoran dari setiap pasangan digunakan sebagai indeks untuk mengevaluasi kerusakan IMD lebih lanjut. Gambar 8 menunjukkan bahwa pada dasarnya tidak ada korelasi antara rasio arus bocor pada dua jenis perangkat pada die yang sama. Artinya, ketidaksejajaran antara lapisan logam 1 dan via2 memiliki efek minimal pada kedua pola. Perhatikan bahwa rasio lancar, R , didefinisikan sebagai SayaLR /AkuLL , adalah indeks yang lebih baik untuk menghilangkan noise dari variasi die-to-die pada pola-pola ini. Pada perangkat yang tidak bias lengkap, tegangan pengisian utama terjadi di kanan atau kiri yang seharusnya benar-benar acak. Di sini, beberapa efek bias ditemukan pada rasio saat ini, di mana media distribusinya tidak pada 1. Untuk memastikan bahwa hanya hasil kerusakan dari efek pengisian plasma yang diperhitungkan, R adalah rasio arus yang dinormalisasi, seperti yang dijelaskan pada Gambar 9. Dalam plot distribusi di seluruh pusat wafer, RN dari perangkat pola tipe I mengikuti dengan tingkat stres plasma dari perekam PID cukup dekat. Di sisi lain, RN dari perangkat yang rentan terhadap tekanan dua arah tidak dapat sepenuhnya dijelaskan oleh tingkat PID yang direkam. Ini mungkin disebabkan oleh R . yang lebih tinggi secara signifikan N tingkat di perangkat pola II, sebagai akibat dari peristiwa pengisian ion tambahan di seluruh wafer.
Skema dan peta wafer yang menunjukkan distribusi (a ) tegangan PID dan VBD dari (b ) uji pola I dan (c ) II, menunjukkan efek regional dalam area yang dilingkari dari kerusakan akibat plasma pada lapisan dielektrik ujung belakang yang dapat dikaitkan dengan tingkat pengisian plasma regional
Korelasi antara VBD dari level PID untuk a pola I dan b sampel pola II, masing-masing [10,11,12]
Perbandingan distribusi kumulatif VBD dari 60 dies melintasi wafer dan porsi sampel menunjukkan tegangan tembus yang lebih tinggi dari pola I vs. dari pola II
Rasio arus bocor sisi kiri dan kanan pola I dan II menunjukkan tidak ada efek misalignment sistematis dari sampel ini
a Rasio arus yang dinormalisasi dari sampel pola I dan II di seluruh pusat wafer dibandingkan dengan level PID yang sesuai dan b definisi arus bocor di sebelah kiri (ILL ) dan kanan (SayaLR )
Kesimpulan
Efek pengisian yang diinduksi plasma pada integritas film IMD diselidiki melalui pola uji diferensial yang baru diusulkan pada platform FinFET Cu BEOL canggih. Kerusakan dalam bentuk kerusakan awal dan peningkatan SILC pada lapisan IMD ditemukan berkorelasi langsung dengan tingkat pengisian plasma di seluruh wafer 12 inci.
