Peningkatan Fig-of-Merit Baliga pada FET Vertikal GaN Nano-Pilari Baru dengan Saluran 2DEG dan Substrat Berpola
Abstrak
Disajikan sebuah transistor efekt medan (FET) vertikal GaN mode peningkatan baru yang menggabungkan saluran gas elektron dua dimensi (2DEG) dan pola substrat (SP). Dengan menyesuaikan lebar dan tinggi SP, perangkat ini mencapai resistensi on-state (RON) yang lebih rendah sambil mempertahankan tegangan putus (BV) yang tinggi. Simulasi ATLAS yang dikalibrasi secara eksperimental menunjukkan bahwa SP berpanjang 700 nm dan lebar 4,6 µm menghasilkan peningkatan enam kali lipat Fig-of-Merit Baliga (BFOM = BV²/RON) dibandingkan dengan yang tidak berpola, tanpa mengorbankan luas perangkat. Jejak nanoskopik pilar dan SP memungkinkan integrasi padat, menempatkan arsitektur ini sebagai calon kuat untuk elektronika daya masa depan.
Latar Belakang
Semikonduktor jarang sempit seperti ZnO, In2O3, SiC, dan GaN telah menarik perhatian signifikan karena tegangan putus yang tinggi dan stabilitas termal yang unggul. Secara khusus, transistor mobilitas elektron tinggi (HEMT) lateral AlGaN/GaN adalah calon terdepan untuk mengganti perangkat Si dalam aplikasi daya dan RF. Banyak strategi—termasuk cap tipe-p, implan ion fluorin, penghalang tipis, desain saluran ganda, dan gate terpadu medan—dieksplorasi untuk merealisasikan HEMT mode peningkatan yang menyederhanakan rangkaian pengemudi. Namun, pendekatan ini menghadapi tantangan seperti non-keseragaman tegangan ambang, BFOM terbatas, dan penggunaan luas chip yang berlebihan. Kompromi antara panjang drift dan BV lebih menghambat skalasi perangkat.
FET vertikal GaN (VFET) mengatasi banyak masalah ini dengan memanfaatkan saluran vertikal penuh dan menawarkan operasi mode peningkatan yang lebih mudah. Studi terbaru berfokus pada peningkatan BV sambil mengurangi RON melalui inovasi struktural yang berbeda, namun kehadiran saluran 2DEG mobilitas tinggi yang tidak ada sering menghasilkan resistensi yang lebih tinggi, yang membatasi optimasi BFOM.
Kami memperkenalkan FET vertikal GaN yang secara bersamaan menggabungkan saluran 2DEG dan substrat berpola. Kombinasi ini menyeimbangkan RON rendah dengan BV tinggi, sementara pilar skala nano dan SP memungkinkan integrasi perangkat yang padat.
Metode
Perangkat diproduksi pada wafer Al0.23GaN/GaN standar, dengan substrat tipe-n yang sangat terdoping berfungsi sebagai drain. Ketebalan lapisan adalah: SiN (105 nm), AlGaN (20 nm), dan GaN (5 µm). Sebuah buffer n-GaN 2×1016 cm−3 dan cap p-GaN 2×1017 cm−3 membentuk buffer dan saluran komposit, masing-masing. Lapisan AlGaN tipis menginduksi 2DEG, dan SP—biasanya Al2O3—ditumbuhkan pada substrat.
Skema a menunjukkan struktur pilar 3D, dan b mempresentasikan penampang dengan dimensi yang ditandai SP-VFET yang diusulkan.
Urutan produksi sederhana: (1) pertumbuhan epitaksial substrat konduktif dan lapisan SP; (2) etching pola SP secara selektif; (3) penyetapan dan pelapisan buffer n-GaN; (4) penyetapan penghalang AlGaN dan cap p-GaN; (5) pembentukan elektroda dan passivasi.
Simulasi ATLAS dikalibrasi terhadap data eksperimental dari HEMT mode peningkatan dengan cap p-GaN. Parameter perangkat tercantum dalam Tabel 1, dan karakteristik jebakan antarmuka pada batas SP/GaN berasal dari pengukuran kapasitansi. Muatan polarisasi dihitung melalui pendekatan regresi kuadrat.
Mekanisme Fisika
Dalam keadaan on, SP-VFET menunjukkan jalur yang sangat konduktif karena 2DEG, sementara saluran vertikal yang sempit membatasi konduktivitas keseluruhan. 2DEG pada antarmuka AlGaN/GaN mempertahankan arus lateral, sebagian mengkomensasi resistensi vertikal. Perangkat yang tidak memiliki saluran 2DEG mengalami resistensi yang jauh lebih tinggi.
Aliran arus maju: a perangkat tanpa SP, b SP-VFET dengan SP pendek, c SP-VFET dengan SP panjang.
Simulasi menunjukkan bahwa panjang cap p-GaN memiliki dampak minimal pada medan listrik puncak sampai melebihi 700 nm, pada titik tersebut cap menutupi seluruh permukaan. Puncak medan tetap berada di sudut cap p-GaN terlepas dari panjang, tetapi cap yang lebih panjang meratakan distribusi medan, sedikit meningkatkan resistensi karena depletasi 2DEG.
Medan listrik sepanjang antarmuka AlGaN/GaN untuk berbagai panjang cap p-GaN.
Model analitis resistensi on-state (Gambar 4) menunjukkan bahwa saluran 2DEG mendominasi konduktivitas; resistensi jalur vertikal menjadi signifikan hanya ketika panjang SP bertambah. Resistensi on-state meningkat hiperbolis dengan panjang SP tetapi sebagian besar tidak terpengaruh oleh tinggi SP di bawah 4,7 µm, yang mengonfirmasi ketahanan 2DEG.
Jaringan resistensi on-state: a tanpa SP, b dengan SP.
Dalam keadaan off, jebakan antarmuka yang bermuatan negatif SP meredistribusikan medan listrik di bawah cap p-GaN, mengurangi medan puncak dan memperluas wilayah depletasi. Redistribusi ini meningkatkan tegangan putus sambil hanya sedikit meningkatkan RON karena kompensasi 2DEG. Akibatnya, BFOM fluktuasi dengan dimensi SP.
Distribusi medan listrik dan wilayah depletasi: a tanpa SP, b SP-VFET SP pendek, c SP-VFET SP panjang.
Distribusi medan sepanjang antarmuka p-GaN/AlGaN (a) dan GaN/SP (b).
Hasil dan Pembahasan
Karakteristik transfer dan output untuk perangkat tanpa SP (Gambar 7) menunjukkan ketergantungan yang dapat diabaikan pada panjang cap p-GaN, yang mengonfirmasi peran 2DEG dalam mempertahankan konduktivitas yang konsisten. Panjang cap minimum adalah 400 nm untuk menghindari keceruman medan yang berlebihan di dekat gate.
Kurva transfer (a) dan output (b) tanpa SP untuk berbagai panjang cap p-GaN.
Untuk SP-VFET (Gambar 8), resistensi on-state tetap konstan untuk tinggi SP di bawah 4,7 µm tetapi bertambah dengan panjang SP, sesuai dengan saluran vertikal yang menyempit. Saluran 2DEG sebagian besar tidak terpengaruh oleh tinggi SP yang moderat; hanya ketika SP berdekatan dengan 2DEG muatan negatif yang secara signifikan melepasnya.
Kurva output untuk lebar SP yang bervariasi (a) dan panjang (b) dibandingkan dengan perangkat tanpa SP.
Peta densitas arus (Gambar 9) mengonfirmasi bahwa SP menyempitkan saluran vertikal, sementara arus lateral terutama diangkut oleh 2DEG. Densitas arus keseluruhan hanya berubah sedikit dengan tinggi SP.
Densitas arus: (a) perangkat tanpa SP, (b)–(d) SP-VFET dengan dimensi SP yang berbeda.
RON dan BV yang diekstrak (Gambar 10a) mengungkapkan peningkatan hiperbolis resistensi dengan panjang SP, sementara BV naik sampai panjang SP mencapai 700 nm. BFOM mencapai puncak 125 MW cm−2 untuk panjang SP 700 nm dan tinggi 4,6 µm, yang mewakili peningkatan enam kali lipat dibandingkan perangkat tanpa pola.
(a) RON dan BV yang diekstrak; (b) BFOM versus panjang dan lebar SP.
BV yang ditingkatkan berasal dari kemampuan SP untuk meredistribusikan medan listrik, mengurangi konsentrasi puncak di bawah cap p-GaN. Jebakan antarmuka yang bermuatan negatif menciptakan medan tambahan yang melawan medan yang diinduksi depletasi, sehingga memperluas wilayah depletasi dan mengurangi jalur kebocoran. Peta medan listrik yang disimulasikan (Gambar 12) dan analisis garis potong (Gambar 13) menggambarkan bagaimana peningkatan panjang SP meratakan medan dan mengonsentrasikannya di tepi SP, yang memiliki medan kritis yang lebih tinggi.
Medan listrik di sekitar gate untuk drain 300 V: (a) tanpa SP, (b)–(d) SP-VFET.
Profil medan listrik horizontal (a) dan tegak lurus (b) sepanjang garis potong tepi SP.
Kesimpulan
Studi ini menunjukkan FET vertikal GaN baru yang memanfaatkan saluran 2DEG dan pola substrat skala nano untuk meningkatkan BFOM secara signifikan. Dengan mengurangi puncak medan listrik di bawah cap p-GaN dan menciptakan wilayah medan baru yang lebih tinggi di seluruh SP, perangkat mencapai peningkatan BFOM enam kali lipat pada panjang SP 700 nm dan tinggi 4,6 µm. Desain pilar yang kompak dan jejak SP yang minimal membuat arsitektur ini sangat cocok untuk aplikasi terintegrasi daya padat.
