Juga dikenal sebagai konverter A/D paralel, flash ADC adalah arsitektur ADC paling sederhana. Ini terdiri dari serangkaian komparator, masing-masing membandingkan masukan analog dengan tegangan referensi yang berbeda. Keluaran komparator diarahkan ke pengkode prioritas yang menghasilkan keluaran bin

DAC tangga R/2R adalah alternatif populer untuk konverter biner tertimbang (R/2ⁿR) tradisional, menawarkan pengaturan resistor yang lebih sederhana tanpa mengorbankan performa. DAC R/2R vs. R/2ⁿR Desain biner tertimbang tradisional memerlukan nilai resistor unik untuk setiap bit—sering delapan resis

Apa Itu Sirkuit DAC R/2nR? DAC R/2nR—sering disebut DAC input biner tertimbang—adalah bentuk khusus dari amplificator penjumlahan terbalik. Ini mengonversi sekumpulan tegangan input biner menjadi satu tegangan analog yang magnitudo proporsional dengan bilangan biner yang diwakili. Dalam amplificator

Mengintegrasikan sirkuit digital dengan perangkat sensor sederhana ketika sensor itu sendiri digital—saklar, relai, dan enkoder secara alami terintegrasi dengan logika gerak karena sinyalnya biner on/off. Ketika perangkat analog masuk ke dalam gambar, antarmuka menjadi cukup kompleks. Untuk menembus

Ring counter adalah jenis khusus register geser di mana output tahap terakhir diumpan kembali ke tahap pertama. Ketika pulsa clock diterapkan, pola data beredar tanpa henti. Misalnya, dalam ring counter empat tahap, pola berulang setiap empat pulsa clock, tetapi register harus pertama kali dimuat de

Register geser parallel-in/parallel-out menerima data secara parallel, menggesernya, dan menyajikan hasil pergeseran, seperti yang diilustrasikan di bawah ini. Register geser universal memperluas kemampuan ini dengan mendukung pemuatan parallel, pergeseran serial, dan opsi kontrol tambahan seperti a

Register geser serial-in, parallel-out (SIPO) membagikan inti pergeseran data dengan sejenisnya serial-in, serial-out, tetapi mengekspos setiap tahap internal sebagai pin output terpisah. Hal ini menjadikannya solusi ideal untuk mengonversi satu baris data serial menjadi banyak output parallel. Baga

Shift register Parallel-to-Serial (PISO) memperluas fungsionalitas perangkat serial-in/serial-out (SISO) dengan memungkinkan semua tahap memuat data secara bersamaan. Kemampuan ini penting untuk mengonversi data paralel—setiap bit pada kabelnya sendiri—menjadi aliran serial untuk komunikasi yang efi

Shift register yang menerima data secara serial dan mengeluarkannya secara serial adalah sumbu desain logika digital. Mereka menunda setiap bit dengan satu periode jam per tahap, memungkinkan buffering data yang tepat, komunikasi serial, dan lintas domain jam. Setiap tahap menyimpan satu bit, jadi r

Shift register adalah sumbu rangkaian logika sekensial, berfungsi mirip dengan penghitung tetapi dengan fokus pada aliran data daripada penghitungan. Berbeda dengan logika kombinatorial, yang hanya bereaksi terhadap input saat ini, logika sekensial mempertahankan memori peristiwa di masa lalu. Kemam

Hingga saat ini kita telah fokus pada logika kombinatorial, di mana output hanya bergantung pada input saat ini. Dalam banyak aplikasi dunia nyata, rangkaian harus mempertahankan memori input sebelumnya dan menyesuaikan outputnya sesuai dengan itu. Rangkaian seperti itu dikenal sebagai rangkaian sek

Apa Itu Penghitung Sinkron? Sebuah penghitung sinkron berbeda dari penghitung asinkron (ripple) karena semua bit output berubah keadaan secara bersamaan. Dengan mengaitkan setiap input jam flip-flop ke pulsa jam yang sama, kita menghindari penundaan ripple yang merupakan ciri khas penghitung ripple.

Sebelumnya kita telah memeriksa satu flip-flop J-K yang dikonfigurasi untuk menghitung mundur dalam urutan biner dua bit (11 → 10 → 01 → 00). Untuk membangun penghitung yang bertambah maju, kita harus menganalisis pola hitung maju dan menentukan cara menghubungkan beberapa flip-flop. Penghitung bine

Saat memeriksa urutan penghitung biner empat bit—dari 0000 hingga 1111—pola yang jelas muncul dalam cara setiap bit osilasi antara 0 dan 1. Bit paling tidak signifikan (LSB) berganti setiap langkah penghitung, sementara setiap bit urutan lebih tinggi membalik pada setengah frekuensi pendahulunya. A

Kita telah menemui multivibrator monostabil dalam praktik: detektor pulsa di dalam flip-flop yang secara sementara memasang latch selama tepi jam. Detektor pulsa diklasifikasikan sebagai multivibrator monostabil karena hanya memiliki satu keadaan output stabil. Dalam keadaan ini perangkat memegang o

Dalam desain digital, input data primer dari flip-flop—baik D, SR, atau JK—disebut sinkron karena pengaruhnya pada output (Q dan ΔQ) hanya muncul pada tepi jam. Di sisi lain, input tambahan yang disebut asinkron—preset (PRE) dan clear (CLR)—dapat memaksa flip-flop ke keadaan yang diketahui te

Flip-flop J-K adalah multivibrator bistabil yang disempurnakan yang menyelesaikan keadaan invalid S-R latch klasik. Dengan mengintegrasikan umpan balik ke input set (S) dan reset (R), ia menjamin output yang valid untuk setiap kombinasi input. Dalam diagram di bawah ini, perhatikan bagaimana gerbang

Di bagian-bagian sebelumnya kita telah memeriksa S-R dan D latch yang merespons input data hanya ketika sinyal enable (E) aktif. Untuk banyak desain digital, menguntungkan untuk membatasi responsivitas latch ke interval yang sangat singkat daripada selama seluruh durasi garis enable tetap tinggi. Pi

Dalam gated S-R latch, pin enable memungkinkan output Q dan Q̅ tetap terkunci terlepas dari sinyal S atau R. Dengan menghapus salah satu input tersebut, kita mendapatkan latch multivibrator yang menghilangkan keadaan ilegal apa pun. Rangkaian ini disebut D latch, dan logika internalnya terlihat sepe

Dalam desain logika digital, gated SR latch adalah elemen memori serbaguna yang memperbarui keadaan hanya ketika input enable yang khusus mengizinkannya. Fitur ini sangat berharga untuk mencegah perubahan keadaan yang tidak disengaja dan menambahkan lapisan kontrol tambahan dalam rangkaian kompleks.