Pengaruh Variasi Etsa pada Pembentukan Saluran Ge/Si dan Kinerja Perangkat

Abstrak

Selama pembentukan struktur sirip Ge pada substrat silicon-on-insulator (SOI), kami menemukan bahwa proses etsa kering harus dikontrol dengan hati-hati. Jika tidak, hal itu dapat menyebabkan etsa berlebih Ge atau pembentukan profil sirip Ge yang tidak diinginkan. Jika proses etsa tidak terkontrol dengan baik, struktur Ge/SOI atas tergores, dan hanya lapisan sirip Si yang tersisa. Dalam hal ini, perangkat menunjukkan karakteristik abnormal. Proses etsa muncul sebagai langkah penting dalam penskalaan dan pengemasan perangkat dan memengaruhi upaya untuk meningkatkan kepadatan pengemasan dan meningkatkan kinerja perangkat. Oleh karena itu, disarankan agar optimasi pengoperasian reaktor plasma dilakukan melalui simulasi, agar tidak hanya menyesuaikan parameter proses yang digunakan tetapi juga memodifikasi perangkat keras yang digunakan. Kami akan mengembangkan perangkat tanpa sambungan Ge dengan menggunakan parameter fabrikasi yang diperbarui. Selain itu, kami ingin menghilangkan dislokasi yang tidak sesuai pada antarmuka atau untuk mengurangi dislokasi threading dengan menerapkan proses anil termal siklik untuk memenuhi tujuan mendapatkan struktur tersuspensi dari lapisan Ge epitaksi dengan kualitas tinggi.

Latar Belakang

Salah satu cara untuk meningkatkan kecepatan respons perangkat semikonduktor dan mengurangi konsumsi dayanya adalah dengan menggunakan semikonduktor dengan mobilitas pembawa yang tinggi. Contoh bahan tersebut termasuk Ge serta paduan dan senyawanya. Namun, ketika struktur dibentuk dengan menumpuk lapisan bahan semikonduktor di atas substrat semikonduktor yang berbeda, masalah mungkin muncul. Misalnya, perbedaan ukuran kisi substrat semikonduktor dan lapisan di atasnya dari bahan semikonduktor yang berbeda dapat menyebabkan dislokasi, yang mungkin memiliki efek buruk pada kinerja perangkat. Secara konvensional, untuk membuat perangkat semikonduktor berbasis Ge yang mencakup substrat Si, lapisan penyangga yang lebih tebal atau lapisan korban (misalnya, lapisan penyangga Si/Ge) dibentuk pada substrat silikon. Selanjutnya, lapisan epitaksial Ge ditumbuhkan pada lapisan penyangga Si/Ge. Selanjutnya, proses etsa anisotropik dan isotropik dilakukan secara berurutan untuk menghilangkan sebagian lapisan penyangga dan mempertahankan lapisan epitaksial Ge. Perangkat VLSI harus menunjukkan arus penggerak yang tinggi, arus kebocoran kondisi tidak aktif yang rendah, dan tegangan suplai rendah, untuk memastikan kinerja tinggi, termasuk konsumsi daya siaga rendah dan pengurangan disipasi daya dinamis. Saat ini, mobilitas yang ditingkatkan regangan, gerbang k/logam tinggi, dan arsitektur perangkat tiga dimensi (3D) pada simpul 22 nm [1] adalah beberapa teknologi yang digunakan untuk penskalaan berkelanjutan semikonduktor oksida logam komplementer ( CMOS) perangkat dengan saluran Si. Selain karakteristik seperti mobilitas tinggi, arsitektur perangkat baru seperti gate-all-around (GAA) [2] dan transistor efek medan ultrathin-body (FET) [3] diperlukan untuk meningkatkan kontrol elektrostatik di sub -10nm node. PFET GAA berbasis Ge [4] dan nFET [5] dengan operasi mode inversi (INV) telah ditunjukkan. Namun, pembentukan persimpangan di perangkat Ge INV adalah masalah kritis karena kelarutan dopan yang rendah, difusi dopan yang cepat, dan anggaran termal yang rendah. Untuk mengatasi masalah ini, perangkat junction-less (JL) [6] yang menggunakan saluran doping berat dengan jenis pembawa yang sama dengan daerah sumber/penguras (S/D) telah disarankan sebagai alternatif. Namun, penskalaan transistor yang cepat membutuhkan pengembangan perangkat baru dan lebih efektif yang dapat mengejar transistor modern. Dalam beberapa tahun terakhir, JL-FET telah terbukti menjanjikan sebagai transistor generasi berikutnya. JL-FET pada dasarnya adalah resistor di mana kepadatan operator seluler dapat dikontrol oleh gerbang. Dalam keadaan ON, ada arus tubuh yang besar, karena konsentrasi doping yang relatif tinggi di wilayah saluran; arus akumulasi permukaan ditambahkan ke arus ini Tingkat doping di JL-FET harus tinggi untuk mencapai penggerak arus yang sesuai, sedangkan penampang perangkat harus cukup kecil sehingga perangkat dapat dimatikan . Namun, dalam kasus JL-FET yang didoping tinggi, pembawa mengalami hamburan pengotor yang signifikan, yang menyebabkan arus penggerak menurun secara signifikan [7]. Lebih lanjut, JL-FET memiliki kelebihan karena mudah dibuat dan memiliki mobilitas muatan yang tinggi dan kapasitansi gerbang yang rendah, berbeda dengan perangkat INV [8,9,10,11,12]. Baru-baru ini, pMOSFET gerbang ganda [13] dan gerbang-terikat tubuh [14] Ge JL-FET didemonstrasikan pada substrat germanium-on-isolator dan Si massal, masing-masing.

Karena perangkat mikroelektronika terus menyusut dan persyaratan proses menjadi semakin ketat, pemodelan dan simulasi plasma menjadi semakin menarik sebagai alat untuk desain, kontrol, dan optimalisasi reaktor plasma [15]. Beberapa teknik digunakan untuk mensimulasikan perilaku proses plasma berdasarkan perbedaan dalam skala panjang dan waktu. Salah satu teknik simulasi, dinamika fluida komputasi (CFD), secara luas digunakan untuk memprediksi medan aliran untuk fitur desain teknik dan untuk mengekstrapolasi batasan eksperimental. Pemodelannya telah diterapkan untuk menyelidiki fenomena aliran-campuran [16], tetapi studi langka dalam proses etsa. Oleh karena itu, penelitian ini mengusulkan untuk mengkarakterisasi secara rinci medan aliran termal reaktor plasma untuk proses etsa, dan kemudian untuk menyimpulkan parameter numerik yang dapat bermanfaat untuk eksperimen.

Dalam karya ini, etsa dilakukan untuk membentuk lapisan Ge epitaksi tersuspensi di atas Si serta semikonduktor paduan lainnya untuk integrasi perangkat. Hasil simulasi akan divalidasi dengan eksperimen; oleh karena itu, kondisi awal dan batas serta parameter dalam model numerik akan dimodifikasi untuk meningkatkan keandalan data. Kami mengantisipasi bahwa parameter optimal dapat diperoleh melalui eksperimen dan simulasi untuk meningkatkan teknik etsa, dan memenuhi pengembangan transistor ini dengan melakukan kualitas proses fabrikasi yang lebih tinggi serta biaya produksi yang lebih rendah.

Metode/Eksperimental

Substrat awal adalah wafer SOI dengan lapisan silikon atas 70 nm (tipe-p, 9–18 cm). Wafer dibersihkan menggunakan proses RCA standard clean 1 (SC-1) dan RCA standard clean 2 (SC-2), untuk menghilangkan bahan organik, logam yang tidak diinginkan, dan partikel yang ada. Ini diikuti dengan pembilasan dalam air deionisasi dan pengeringan dalam N₂ . Film Ge diendapkan dalam reaktor epitaxial deposisi uap kimia bertekanan rendah (Epsilon 2000, ASM) menggunakan 10% GeH₄ sebagai prekursor. Hidrogen digunakan sebagai gas pembawa. Sebelum pengendapan film Ge, pretreatment berbasis HCl in situ dilakukan pada 850 ° C dan 10 Torr untuk menyiapkan permukaan wafer. Suhu substrat kemudian diubah menjadi 400 °C untuk menumbuhkan film Ge pada wafer SOI menggunakan 10% GeH₄ . Ketebalan film Ge yang disimpan ditentukan menggunakan mikroskop elektron transmisi (TEM, emisi termal tipe Schottky, 0,5-200 kV). Kristalinitas film Ge diperiksa menggunakan analisis difraksi sinar-X (XRD) (D8A, Bruker, radiasi CuKα, = 1,5408 , 20–70 °). Selain itu, pemindaian –2θ dilakukan di sekitar puncak difraksi (004) menggunakan sistem X'Pert MRD (PANalytical). Kolimator kristal saluran-potong Ge {400} dua kali lipat digunakan untuk memilih radiasi CuKα1. Selama pengukuran XRD standar, sampel difiksasi dalam posisi horizontal, dan lengan sumber dan detektor difraktometer dipindahkan dalam mode –θ. Pemetaan ruang timbal balik dilakukan dalam mode resolusi menengah menggunakan kolimator kristal yang disebutkan di atas; Celah selebar 0,4 mm terdapat pada lengan detektor di depan penghitung kilau. Ketebalan lapisan Ge ditentukan melalui pengukuran elipsometri (M2000, J. A. Woollam Co., = 193–1690 nm). Sirip dibentuk dengan etsa plasma anisotropik menggunakan Cl₂ / HBr gas. Setelah pembentukan ZrO₂ Gerbang /TiN, S/D ditanamkan dengan B (1 × 10¹⁵ cm⁻² , 15 keV) dan diaktifkan oleh anil termal cepat pada 550 °C selama 30 detik.

Etsa Kering yang Sangat Selektif pada Mekanisme Germanium

Reaksi elektron dan netral adalah isotropik sedangkan reaksi ion sangat terarah dan bervariasi dengan bias yang diterapkan. Dengan menyesuaikan kekuatan bias, ion dapat dipercepat sepanjang arah yang diinginkan untuk membantu reaksi etsa. Secara umum diterima bahwa Br tidak bereaksi secara spontan dengan Si dan bahwa ion energik diperlukan agar reaksi dapat berlangsung. Atom Br dan Cl yang dibantu ion dapat bereaksi dengan atom Ge atau Si secara spontan di bawah aktivasi untuk membentuk produk yang mudah menguap GeBr₄ , GeCl₄ , SiBr₄ , dan SiCl₄ , yang diserap dari permukaan substrat dan dapat dipompa keluar. Reaksi kimia yang dibantu ion dari Si dengan Br ini telah terbukti sangat anisotropik. Tingkat etsa vertikal yang lebih tinggi diperoleh dengan menggunakan HBr untuk variasi daya bias, yang menegaskan bahwa penambahan HBr dalam Cl₂ dapat meningkatkan tingkat etsa [17]. Karena plasma berbasis Cl- dan Br mengetsa Ge dan Si dengan mekanisme bantuan ion, energi ion seperti Br⁺ , Sdr²⁺ , HBr⁺ , Kl⁺ , dan Cl2⁺ dapat dikontrol dengan membiaskan pemegang substrat. Tidak ada perubahan nyata dari laju etsa lateral dengan memvariasikan kekuatan bias untuk etsa di permukaan atas dan area leher. Undercut ditemukan pada struktur sirip yang digores menggunakan campuran HBr, di area necking, karena etsa lateral ditingkatkan oleh cacat di sepanjang antarmuka Ge/Si. Dan juga topeng berpotensi mempengaruhi evolusi bentuk karena dinding samping terkena fluks ion. Fenomena ini diperkuat sebagai profil menjadi lebih dalam dan sebagai komponen kecepatan ion lateral meningkat. Karena ketergantungan sudut yang tinggi dari proses etsa HBr-plasma [18], dengan demikian, dapat disimpulkan bahwa struktur kristal relatif lebih lemah pada antarmuka Ge/Si karena atom yang terikat sebagian dari dislokasi yang tidak sesuai dan relatif lemah. ikatan Ge-Ge dan Ge-Si. Dengan mengatur rasio HBr/Cl₂ dan daya bias, berbagai jenis struktur mirip sirip dapat diperoleh selama fabrikasi perangkat Ge. Sifat etsa Ge dan Si sangat mirip. Gas yang menggores Si biasanya menggores Ge dengan kecepatan yang lebih tinggi. Kekuatan ikatan Ge dan Si telah terbukti menjadi Ge-Ge = 263.6 ± 7.1 kJ mol⁻¹ dan Si-Si = 325 ± 7 kJ mol⁻¹ [2]. Kekuatan bias yang berbeda diterapkan untuk menyesuaikan tingkat etsa vertikal dengan percepatan arah ion. Gambar direkam setelah proses gate stack. Tingkat etsa vertikal dihitung dari tinggi film relatif terhadap substrat oksida. Laju penggoresan lateral ditentukan dari dua bagian sirip:penggoresan lateral di permukaan atas sirip, dan penggoresan di area leher yang dekat dengan antarmuka Ge/Si. Singkatnya, daya bias secara eksperimental ditemukan sebagai parameter paling kritis dalam proses etsa dan oleh karena itu, dalam memengaruhi karakteristik perangkat yang sesuai.

Dalam penelitian ini, semua proses etsa dilakukan dalam reaktor TCP 9600 dari Lam Research. Ini adalah reaktor plasma yang digabungkan dengan transformator yang memungkinkan kontrol terpisah dari daya koil (elektroda atas) dan bias substrat (elektroda bawah). Pendinginan bagian belakang helium dimasukkan untuk memungkinkan suhu substrat dikontrol lebih efektif. Sampel dipasang pada 6-in. Wafer pembawa Si dengan minyak vakum sebelum dimasukkan ke dalam ruang etsa. HBr/Cl₂ kimia dieksploitasi untuk proses etsa anisotropik. Tekanan proses dikontrol pada 10 mTorr. Pengaturan dan kondisi eksperimental yang terperinci diilustrasikan dalam studi Hsu et al. [4].

Model Fisik

CFD digunakan untuk mengakses informasi internal di dalam reaktor dan aliran dianggap laminar dengan kondisi batas slip karena nomor Knudsen yang lebih tinggi di ruang (Gbr. 1). Dalam simulasi ini, aliran termal plasma dianggap sebagai campuran dalam persamaan momentum; transportasi partikel dianggap dalam spesies yang mengatur persamaan dan reaksi kimia yang terlibat pada dinding susceptor. Salah satu kasus model untuk simulasi diilustrasikan pada Gambar 3. Gas masuk adalah campuran klorin (Cl₂ ) dan hidrogen bromida (HBR). Kecepatan campuran di saluran masuk adalah 0,026 m/s dengan suhu dijaga pada 333 K. Suseptor dan dinding bilik dipanaskan hingga suhu operasi 473 K. Aliran plasma ini didorong oleh bias potensial listrik dan memiliki reaksi kimia pada permukaan suseptor dalam a seragam, dapat diulang, dan akhirnya dikeluarkan dari reaktor. Setelah membangun pemodelan solid dengan perangkat lunak CAD, sistem mesh dibangun dalam grid terstruktur dengan 50.000 node seperti yang ditunjukkan pada Gambar. 3. Persamaan konservasi transien untuk pengangkutan besaran skalar ditunjukkan oleh persamaan berikut yang ditulis dalam integral bentuk untuk volume kontrol arbitrer V sebagai berikut [19]:

Model fisik untuk simulasi numerik reaktor plasma. a Sketsa ruang reaktor dengan kondisi batas yang ditentukan. b Sistem mesh untuk simulasi numerik

$$ \frac{d}{dt}\underset{V}{\oint}\rho \varphi\;dV+\oint \kern0.27em \rho \varphi \overset{\rightharpoonup }{v}\cdot \mathrm{ d}\overrightarrow{\mathrm{A}}=\oint \Gamma \mathrm{\nabla}\varphi \cdot \mathrm{d}\overrightarrow{\mathrm{A}}+{\int}_{\mathrm{ V}}{\mathrm{S}}_{\varphi}\mathrm{dV} $$ (1*)

di mana menunjukkan kepadatan; $ \overset{\rightharpoonup }{v} $ adalah vektor kecepatan; $ \overset{\rightharpoonup }{A} $ adalah vektor luas permukaan; V adalah volume; adalah koefisien difusi untuk dan S_ϕ adalah suku sumber per satuan volume. Simbol dapat diganti dengan 1 untuk persamaan kontinuitas, u , v , dan dengan adalah persamaan momentum dalam arah X, Y, dan Z, dan Ci masing-masing untuk persamaan transportasi spesies dalam ruang reaktor. persamaan (1*) dapat dinyatakan dalam koordinat umum menggunakan pendekatan metode volume hingga untuk simulasi. Setelah menggabungkan kondisi batas, Persamaan. (1*) dapat dilinierkan dan dinyatakan dalam domain komputasi sebagai himpunan persamaan aljabar, yang dapat diselesaikan dengan algoritma SIMPLE menggunakan teknik CFD [19]. Tercatat bahwa sebagian besar perangkat fabrikasi semi-konduktor beroperasi jauh di bawah tekanan atmosfer. Pada tekanan rendah seperti itu, aliran fluida berada dalam rezim slip dan kondisi batas tanpa slip yang biasanya digunakan untuk kecepatan dan suhu tidak lagi berlaku. Aliran plasma saat ini pada tekanan yang sangat rendah berada dalam rezim slip, yaitu antara aliran molekul bebas dan rezim kontinum [20]. Oleh karena itu, kondisi batas slip untuk kecepatan dan suhu untuk pemodelan aliran fluida diterapkan dalam simulasi numerik kami.

Bahan semikonduktor Si(s) dan Ge(s) tergores pada permukaan susceptor yang dipanaskan diatur oleh reaksi permukaan berikut:

$$ {\mathrm{Cl}}_2+\mathrm{Si}={\mathrm{SiCl}}_4 $$ (2*.1) $$ 4\mathrm{HBr}+\mathrm{Si}={\mathrm {SiBr}}_4+2{\mathrm{H}}_2 $$ (2*.2) $$ 2{\mathrm{Cl}}_2+\mathrm{Ge}={\mathrm{GeCl}}_4 $$ (2*.3) $$ 4\mathrm{HBr}+\mathrm{Ge}={\mathrm{GeBr}}_4+2{\mathrm{H}}_2 $$ (2*.4)

Reaksi kimia serupa untuk etsa Si dalam Persamaan. (2*.1) dan Persamaan. (2*.2), atau Ge etsa dalam Persamaan. (2*.3) dan Persamaan. (2*.4). Oleh karena itu, proses etsa Si dengan campuran klorin dan hidrogen bromida ditunjukkan dalam simulasi berikut.

Hasil dan Diskusi

Karakterisasi Material

Gambar penampang TEM dari lapisan Ge yang terbentuk pada substrat SOI ditunjukkan pada Gambar. 2a. Seperti yang dapat dilihat, dislokasi yang tidak sesuai terdapat pada antarmuka Ge/Si; ini, pada gilirannya, menghasilkan dislokasi threading di seluruh film Ge epitaxial. Dislokasi ulir ini dianggap mengakomodasi ketidakcocokan termal antara Ge dan Si. Sebagian besar dislokasi threading diakhiri dalam 80 nm dari antarmuka; Namun, banyak juga yang disebarkan ke permukaan film. Film Ge epitaxial pada substrat SOI ditanamkan dengan boron dan kemudian diaktifkan, untuk memeriksa distribusi dopan dan tingkat aktivasi. Untuk bagian atas 130 nm dari lapisan Ge, tingkat aktivasi boron adalah 85%, seperti yang ditunjukkan dalam profil PCOR-SIMS dan profil resistensi penyebaran (SRP). (lihat Gambar 2b). Konsentrasi lubang turun secara signifikan dalam kasus bagian bawah lapisan Ge dekat antarmuka Ge/Si, karena adanya cacat dan karena batas pengukuran SRP. Dalam kasus perangkat yang dibuat, Ge yang rusak di dekat antarmuka Ge/Si dihilangkan dengan etsa selektif; dengan demikian, pengukuran PCOR-SIMS dan SRP yang dilakukan di saluran harus akurat. Tingkat aktivasi maksimum ~ 3 × 10¹⁹ cm⁻³ benar-benar konsisten dengan batas aktivasi konvensional. Perhatikan bahwa karena aktivasi suhu rendah (550 °C) yang dilakukan selama implantasi boron, S/D di dekat saluran parasit Si sangat resistif (Gbr. 2); ini mencegah konduksi Si parasit. Gambar 3 menunjukkan karakteristik kapasitansi-tegangan (CV) dari TiN/ZrO₂ /Ge logam-isolator-semikonduktor kapasitor (MISCAPs). Untuk mencegah pembentukan GeO yang tidak stabil_x lapisan selama deposisi dielektrik k tinggi dan proses anil pasca-deposisi, bahan berbasis nitrida Ge₃ N₄ dan bukan GeO₂ dimasukkan sebagai lapisan antarmuka pada permukaan Ge (001) melalui NH₃ /H₂ pengobatan plasma jarak jauh. ZrO₂ lapisan diendapkan pada 250 ° C selama 20 siklus dengan deposisi lapisan atom. Kurva CV yang diukur tidak menunjukkan dispersi frekuensi atau peregangan dari 1 KHz ke 1 MHz dan konsisten. Kehilangan, yang menciptakan level jebakan di dekat ZrO₂ /Ge antarmuka, menggeser energi aktivasi termal untuk generasi pembawa minoritas dari yang sesuai dengan energi celah pita p-Ge ke energi celah tengah. Ketebalan oksida ekivalen (EOT) adalah 0,6 nm dan D _itu (Kepadatan perangkap antarmuka) adalah ~ 3 × 10¹² cm² eV⁻¹ dekat celah tengah, yang diukur dengan metode konduktansi suhu rendah (lihat inset Gambar 4).

a Gambar TEM dari Ge tipe-p pada substrat SOI. b Profil SIMS dan SRP dari lapisan epi-Ge yang didoping boron in situ pada SOI. Konsentrasi lubang rendah di bagian bawah Ge yang rusak di dekat antarmuka Ge/Si

Karakteristik C-V dari TiN/ZrO₂ /Ge MISCAP dengan EOT ~ 0,6 nm

Dit diukur dengan metode konduktansi suhu rendah

Simulasi Parameter Pengoperasian Reaktor

Model khas aliran plasma laminar stabil disimulasikan pada komputer pribadi berkecepatan tinggi. Gas masuk adalah campuran Cl₂ , yang memiliki fraksi massa 0,75, dan HBr, yang memiliki fraksi massa 0,25. Gambar 5a mengilustrasikan kontur aliran masuk suhu rendah, operasi suhu yang lebih tinggi di dalam dan garis jalur partikel dalam ruang reaktor. Gambar 5b menunjukkan kontur fraksi massa produk SiCl4, yang memiliki konsentrasi rendah di atas susceptor dan memiliki konsentrasi tinggi di bawah susceptor hingga keluar. Selain itu, fraksi massa Cl₂ yang lebih tinggi mendapatkan kinerja yang baik dalam etsa, dan pengetahuan ini telah divalidasi oleh simulasi saat ini seperti yang ditunjukkan pada Gambar. 6. Sumbu horizontal mewakili satu posisi radial pada susceptor dan sumbu vertikal menunjukkan tingkat etsa (kg/m² s) dari Si. Gambar 6 menunjukkan bahwa proses etsa yang lebih baik diarsipkan oleh campuran inlet 75% Cl₂ dan 25% HBr, dan campuran ini diadopsi untuk melakukan eksperimen dalam penelitian ini.

Kontur parameter plasma di dalam reaktor. a Distribusi suhu dan garis lintasan partikel r. b Kontur fraksi massa produk SiCl₄

Laju etsa Si pada susceptor dari campuran gas masuk dengan berbagai fraksi

Kasus lain untuk menunjukkan kelayakan eksperimen berbantuan komputer adalah distribusi potensial listrik di ruang untuk etsa plasma. Berdasarkan mekanisme yang mendasari proses etsa ini, model simulasi 2D dikembangkan untuk distribusi densitas daya plasma seperti yang ditunjukkan pada Gambar 7 dan digunakan agar sesuai dengan data pengukuran, untuk mengonfirmasi keakuratan model dan membantu percobaan.

Simulasi distribusi potensial listrik untuk etsa plasma di dalam chamber

Seperti yang diusulkan oleh Sugai [21], tegangan bias diri dapat dikaitkan dengan kapasitansi selubung pada elektroda RF (C_K ) dan elektroda pembumian (C_A ), dan dinyatakan sebagai berikut:

$$ {V}_{\mathrm{DC}}=\frac{C_{\mathrm{K}}-{C}_{\mathrm{A}}}{C_{\mathrm{K}}+{C }_{\mathrm{A}}}\ {V}_{\mathrm{RF}} $$ (3*)

Menurut simulasi saat ini seperti yang ditunjukkan pada Gambar. 7, tegangan bias-sendiri adalah sekitar 700 V, yang mendekati nilai teoretis, 650 V, seperti yang dihitung dari Persamaan. (3*). Oleh karena itu, disarankan agar optimasi dilakukan dengan menggunakan simulasi agar tidak hanya menyesuaikan parameter proses yang digunakan tetapi juga untuk memodifikasi perangkat keras yang digunakan. Ini akan membantu memastikan keseragaman di seluruh proses dan menghasilkan proses berkualitas tinggi dan berbiaya rendah yang dioptimalkan.

Fabrikasi dan Karakterisasi Perangkat

Lapisan Ge epitaxial dipola menjadi sirip dengan ukuran fitur yang diinginkan menggunakan e-beam lithography. Sirip dibentuk dengan etsa anisotropik dengan Cl₂ /HBr berbasis plasma untuk menghilangkan cacat tinggi Ge dekat antarmuka Ge/Si. Sirip Ge mengambang pada SOI terbentuk dengan selektivitas pengetsaan Ge yang lebih tinggi daripada Si dan laju pengetsaan yang ditingkatkan pada daerah yang rusak [4]. A SiO₂ lapisan capping kemudian diendapkan dan menjadi spacer setelah pola gerbang. Setelah mendefinisikan wilayah aktif, tumpukan gerbang ZrO₂ lapisan dibentuk oleh ALD, masing-masing. Penampang saluran perangkat fabrikasi ditunjukkan pada Gambar. 8. Lebar sirip (W _sirip ) digunakan untuk konsentrasi saluran 8 × 10¹⁹ cm^− 3 yang diekstraksi menggunakan metode van der Pauw pada lapisan blanket Ge epi pada SOI. Perhatikan bahwa kendali saluran menurun dengan meningkatnya konsentrasi saluran dan meningkatnya W _sirip [12, 13]. Konsentrasi saluran yang besar membutuhkan W . yang kecil _sirip untuk mempertahankan SS rendah. Akhirnya, elektroda gerbang didefinisikan dan diendapkan. Gambar 9 menunjukkan karakteristik keluaran dan transfer dari Ge FinFET segitiga dengan lebar sirip (W _sirip ) dari 18 nm dan panjang gerbang (L _g ) dari 90nm. Aku _pada /Aku _nonaktif rasio Ge JL-FET setinggi 10⁵ dan subthreshold swing (SS) adalah ~ 100 mV dec^− 1 . Karakteristik transfer Si JL-FET ditunjukkan pada Gambar 10. I _pada /Aku _nonaktif rasio Si JL-FET setinggi ~ 10⁸ , SS-nya adalah 90 mV dec^− 1 , itu L _g adalah 80 nm, dan W _sirip adalah 20nm. Gambar 8 juga menunjukkan bahwa rentang tegangan gerbang, V _g , kira-kira 0,5 V dan dekat dengan celah pita Ge (E _g /q = 0,66 V). Ini menegaskan bahwa I _d –V _g kurva yang ditunjukkan pada Gambar. 8 adalah untuk Ge FinFET. Namun, rentang tegangan gerbang, V _g , ditunjukkan pada Gambar. 6 adalah sekitar 1,8 V dan dekat dengan celah pita Si (E _g /q = 1.1 V) tapi bukan Ge (E _g /q = 0,66 V). Jadi, I _d –V _g kurva yang ditunjukkan pada Gambar. 9 adalah untuk Si JL-FET dan bukan Ge JL-FET. Pengamatan ini didasarkan pada fisika perangkat semikonduktor dan didukung oleh I . yang ditentukan secara eksperimental _d –V _g kurva dari Ge dan Si FinFETs serta peta penampang TEM/EDS Si. Dua hal terlihat dari inset pada Gambar 11. Inset menunjukkan karakteristik output dan transfer dari Si JL-FET yang tidak terduga setelah overetching Ge; Aku _pada /Aku _nonaktif rasio perangkat ini setinggi 10⁸ . Namun, arus ON-nya hanya 17 A m^− 1 di 1 V. Tinggi I _pada /Aku _nonaktif rasio ini disebabkan oleh lapisan Si dan bukan lapisan Ge. Ketika hanya lapisan Si yang tersisa, perangkat sebenarnya adalah Si JL-FET dan bukan Ge JL-FET.

Skema fabrikasi perangkat. a Pola sirip. Bahan awalnya adalah Ge (130 nm) pada BOX. b Etsa anisotropik dan striping fotoresist. c Pembentukan gerbang oleh deposisi lapisan atom ZrO₂ dan pengendapan TiN. d Implantasi boron self-aligned pada S/D untuk kontak yang baik. Catatan:sisi kiri adalah skema 3D dan sisi kanan adalah tampilan penampang yang sesuai

Aku _d –V g dan Aku _d –V _d kurva untuk Ge FinFET

Aku _d –V g dan Aku _d –V _d untuk Si FinFET setelah Ge bagian atas tergores sembarangan. Meskipun Aku _pada /Aku _nonaktif bisa mencapai 10⁸ , nilai saat ini sangat rendah

Pemetaan TEM untuk struktur saluran yang mengalami proses over-etching

Kesimpulan

Kami mengkonfirmasi hubungan antara model simulasi dan data pengukuran. Oleh karena itu, disarankan agar optimasi dilakukan dengan menggunakan simulasi agar tidak hanya menyesuaikan parameter proses yang digunakan tetapi juga untuk memodifikasi perangkat keras yang digunakan. Dengan bantuan simulasi numerik untuk menentukan parameter operasi untuk rektor, kami menunjukkan bahwa parameter untuk proses etsa untuk membentuk saluran Ge/Si dapat dioptimalkan melalui eksperimen, untuk meningkatkan proses etsa dan membantu pengembangan transistor dengan meningkatkan kualitas fabrikasi dan menurunkan biaya produksi. Hasil eksperimen menunjukkan bahwa teknik etsa kering yang dikembangkan untuk Ge FinFET juga sangat berguna untuk fabrikasi perangkat CMOS sirip tinggi.

Laser Plasmon Nanowire Saluran dengan Rongga V-Groove Peningkatan Performa Tinggi Polarizer Metasurface Melalui Analisis Numerik Karakteristik Degradasi

bahan nano