Dampak Parameter Penggoresan pada Pembuatan Saluran FinFET Ge/Si dan Performa Perangkat

Abstrak

Selama pembentukan struktur fin Ge pada substrat silikon-on-insulator (SOI), kami menemukan bahwa proses penggoresan kering harus dikontrol dengan hati-hati. Jika tidak, hal ini dapat menyebabkan penggoresan berlebihan Ge atau pembentukan profil fin Ge yang tidak diinginkan. Jika proses penggoresan tidak dikontrol dengan baik, struktur Ge/SOI atas digores hingga hilang, dan hanya lapisan fin Si yang tersisa. Dalam hal ini, perangkat menunjukkan karakteristik abnormal. Proses penggoresan semakin muncul sebagai langkah kritis dalam penskalan perangkat dan kemasan serta memengaruhi upaya untuk meningkatkan kepadatan kemasan dan meningkatkan performa perangkat. Oleh karena itu, disarankan agar optimasi operasi reaktor plasma dilakukan melalui simulasi, untuk tidak hanya menyesuaikan parameter proses yang digunakan tetapi juga memodifikasi hardware yang digunakan. Kami akan mengembangkan perangkat juncatan Ge dengan menggunakan parameter pembuatan yang diperbarui. Selain itu, kami ingin menghilangkan dislokasi tidak sepadan di antarmuka atau mengurangi dislokasi threading dengan menerapkan proses aneling termal siklus untuk mencapai tujuan mendapatkan struktur terpangkat lapisan epitaksial Ge berkualitas tinggi.

Latar Belakang

Salah satu cara untuk meningkatkan kecepatan respons perangkat semikonduktor dan mengurangi konsumsi daya mereka adalah dengan menggunakan semikonduktor dengan mobilitas pemuat tinggi. Contoh materi tersebut termasuk Ge serta legasi dan senyawanya. Namun, ketika struktur dibentuk dengan menumpuk lapisan materi semikonduktor di atas substrat semikonduktor yang berbeda, masalah dapat timbul. Misalnya, perbedaan ukuran jaring antara substrat semikonduktor dan lapisan atap materi semikonduktor yang berbeda dapat menyebabkan dislokasi, yang dapat berdampak negatif pada performa perangkat. Secara konvensional, untuk memproduksi perangkat semikonduktor berbasis Ge yang mencakup substrat Si, lapisan penampung atau lapisan pengawal yang lebih tebal (misalnya, lapisan penampung Si/Ge) dibentuk pada substrat silikon. Selanjutnya, lapisan epitaksial Ge ditumbuhi pada lapisan penampung Si/Ge. Berikutnya, proses penggoresan ananisotropik dan isotrofik dilakukan secara berurutan untuk menghapus sebagian lapisan penampung dan mempertahankan lapisan epitaksial Ge. Perangkat VLSI harus menunjukkan arus drive yang tinggi, arus bocoran off-state yang rendah, dan tegangan pasokan yang rendah, untuk memastikan performa tinggi, termasuk konsumsi daya standby yang rendah dan disipasi daya dinamis yang dikurangi. Saat ini, mobilitas yang ditingkatkan dengan tekan, gate high-k/logam, dan arsitektur perangkat tiga dimensi (3D) pada node 22 nm [1] adalah beberapa teknologi yang digunakan untuk penskalan berkelanjutan perangkat komplementer metal-oksida-semikonduktor (CMOS) dengan saluran Si. Selain karakteristik seperti mobilitas tinggi, arsitektur perangkat baru seperti gate-all-around (GAA) [2] dan transistor efek medan tubuh tipis ultra (FET) [3] diperlukan untuk meningkatkan kontrol elektrostatis pada node di bawah 10 nm. Perangkat pFET berbasis GAA [4] dan nFET [5] dengan operasi mode inversi (INV) telah direalisasikan. Namun, pembentukan juncatan dalam perangkat INV Ge adalah isu kritis karena keterlarangan dopan rendah, difusi dopan cepat, dan anggaran termal rendah. Untuk mengatasi masalah ini, perangkat tanpa juncatan (JL) [6] yang menggunakan saluran yang di-dope berat dengan tipe pemuat yang sama dengan wilayah sumber/saluran (S/D) telah diusulkan sebagai alternatif. Namun, penskalan transistor yang cepat membutuhkan pengembangan perangkat baru dan lebih efektif yang dapat mengejar transistor modern. Dalam beberapa tahun terakhir, JL-FET telah ditemukan menjanjikan sebagai transistor generasi berikutnya. JL-FET pada dasarnya adalah resistor di mana kepadatan pemuat seluler dapat dikontrol oleh gate. Dalam keadaan ON, arus tubuh besar ada, karena konsentrasi dopase yang relatif tinggi di wilayah saluran; arus akumulasi permukaan ditambahkan ke arus ini. Tingkat dopase dalam JL-FET perlu tinggi untuk mencapai arus drive yang sesuai, sedangkan persilang perangkat perlu cukup kecil sehingga perangkat dapat dimatikan. Namun, dalam kasus JL-FET yang sangat di-dope, pemuat mengalami pencitraan impurities yang signifikan, sehingga arus drive menurun secara signifikan [7]. Selain itu, JL-FET memiliki keuntungan mudah diproduksi dan memiliki mobilitas muatan tinggi serta kapasitas gate rendah, dibandingkan dengan perangkat INV [8,9,10,11,12]. Akhirnya, perangkat pMOSFET Ge JL-FET double-gate [13] dan body-tied tri-gate [14] telah direalisasikan pada substrat germanium-on-insulator dan silikon massa, masing-masing.

Seiring menyusutnya perangkat mikroelektronik dan persyaratan proses semakin ketat, pemodelan dan simulasi plasma semakin menarik sebagai alat untuk desain, kontrol, dan optimasi reaktor plasma [15]. Beberapa teknik digunakan untuk mensimulasikan perilaku proses plasma berdasarkan perbedaan skala panjang dan waktu. Salah satu teknik simulasi, dinamika fluida komputasi (CFD), banyak digunakan untuk memprediksi aliran untuk fitur desain teknik dan untuk meng-ekstrapolasi batas eksperimental. Pemodelannya telah diterapkan untuk menyelidiki fenomena pencampuran aliran [16], tetapi jarang studi dalam proses penggoresan. Oleh karena itu, studi ini usulkan untuk menggambarkan secara rinci medan aliran termal reaktor plasma untuk proses penggoresan, dan kemudian menyimpulkan parameter numerik yang dapat bermanfaat untuk eksperimen.

Dalam pekerjaan ini, penggoresan dilakukan untuk membentuk lapisan epitaksial Ge yang terpangkat atas Si serta semikonduktor legasi lain untuk integrasi perangkat. Hasil simulasi akan divalidasi oleh eksperimen; oleh karena itu, kondisi awal dan batas serta parameter dalam model numerik akan dimodifikasi untuk meningkatkan keandalan data. Kami mengantisipasi bahwa parameter optimal dapat diperoleh melalui eksperimen dan simulasi untuk meningkatkan teknik penggoresan, dan memenuhi pengembangan transistor ini dengan melakukan kualitas proses pembuatan yang lebih tinggi serta biaya produksi yang lebih rendah.

Metode/Eksperimental

Substrat awal adalah wafer SOI dengan lapisan silikon atas 70 nm (tipe-p, 9–18 Ω cm). Wafer dibersihkan menggunakan proses standar RCA clean 1 (SC-1) dan RCA standard clean 2 (SC-2), untuk menghilangkan organik, logam tidak diinginkan, dan partikel yang ada. Diikuti oleh pencucian dalam air deionisasi dan pengeringan dalam N₂. Film Ge ditumbuhi dalam reaktor epitaksi penyetelan uap kimia rendah tekanan (Epsilon 2000, ASM) menggunakan 10% GeH₄ sebagai precurssor. Hidrogen digunakan sebagai gas pembawa. Sebelum penumpukan film Ge, pra-pengolahan berbasis HCl dilakukan secara in situ pada 850 °C dan 10 Torr untuk menyiapkan permukaan wafer. Suhu substrat kemudian diubah menjadi 400 °C untuk menumbuhi film Ge pada wafer SOI menggunakan 10% GeH₄. Ketebalan film Ge yang ditumpuk ditentukan menggunakan mikroskopi transmisi elektron (TEM, tipe emisi termal Schottky, 0,5–200 kV). Kristalinitas film Ge diperiksa menggunakan analisis difraksi sinar-X (XRD) (D8A, Bruker, radiasi CuKα, λ = 1,5408 Å, 20–70°). Selain itu, pemindaian Ω–2θ dilakukan di sekitar puncak difraksi (004) menggunakan sistem X’Pert MRD (PANalytical). Kolimator kristal channel-cut Ge {400} ganda digunakan untuk memilih radiasi CuKα1. Tijdens pengukuran XRD standar, sampel ditempatkan dalam posisi horizontal, dan lengan sumber serta detektor difraktometer dipindahkan dalam mode θ–θ. Pemetaan ruang reciprok dilakukan dalam mode resolusi sedang menggunakan kolimator kristal yang disebutkan di atas; celah lebar 0,4 mm ada pada lengan detektor di depan counter scintilasi. Ketebalan lapisan Ge ditentukan melalui pengukuran elipsometri (M2000, J. A. Woollam Co., λ = 193–1690 nm). Fin dibentuk oleh penggoresan plasma ananisotropik menggunakan gas Cl₂/HBr. Setelah pembentukan tumpukan gate ZrO₂/TiN, S/D diimplantasi dengan B (1 × 10¹⁵ cm⁻², 15 keV) dan diaktifkan oleh analing termal cepat pada 550 °C selama 30 s.

Mekanisme Penggoresan Kering Selektif Tinggi Jermanium

Reaksi elektron dan netral adalah isotrofik sementara reaksi ion sangat direksional dan bervariasi dengan bias yang diterapkan. Dengan menyesuaikan daya bias, ion dapat dipercepat di arah yang diinginkan untuk membantu reaksi penggoresan. Secara umum diterima bahwa Br tidak bereaksi spontan dengan Si dan ion energik diperlukan agar reaksi terjadi. Ion-assisted Br dan Cl atom dapat bereaksi secara spontan dengan atom Ge atau Si di bawah aktivasi untuk membentuk produk volatif GeBr₄, GeCl₄, SiBr₄, dan SiCl₄, yang terdesorpsi dari permukaan substrat dan dapat dihembuskan. Reaksi kimia ion-assisted Si dengan Br telah terbukti sangat ananisotropik. Tingkat penggoresan vertikal yang lebih tinggi diperoleh menggunakan HBr untuk variasi daya bias, yang mengonfirmasi bahwa penambahan HBr dalam Cl₂ dapat meningkatkan tingkat penggoresan [17]. Karena plasma berbasis Cl- dan Br menggores Ge dan Si melalui mekanisme ion-assisted, energi ion seperti Br⁺, Br²⁺, HBr⁺, Cl⁺, dan Cl₂⁺ dapat dikontrol dengan membias pemegang substrat. Tidak ada perubahan yang mencolok dalam tingkat penggoresan lateral dengan mengubah daya bias untuk kedua penggoresan pada permukaan atas dan daerah necking. Undercut ditemukan dalam struktur fin yang digores menggunakan campuran HBr, di daerah necking, karena penggoresan lateral ditingkatkan oleh defek di sepanjang antarmuka Ge/Si. Dan juga masker potensial mempengaruhi evolusi bentuk karena pukulan sisi dari fluks ion. Fenomena ini diperkuat seiring kedalaman profil meningkat dan seiring meningkatnya komponen kecepatan ion lateral. Karena ketergantungan sudut yang tinggi dari proses penggoresan plasma HBr [18], maka dapat disimpulkan bahwa struktur kristal relatif lebih lemah di antarmuka Ge/Si karena atom yang terikat sebagian dari dislokasi tidak sepadan dan ikatan Ge-Ge dan Ge-Si yang relatif lemah. Dengan menyesuaikan rasio HBr/Cl₂ dan daya bias, berbagai jenis struktur fin-like dapat diperoleh selama pembuatan perangkat Ge. Properti penggoresan Ge dan Si sangat mirip. Gas yang menggores Si biasanya menggores Ge pada tingkat yang lebih besar. Kekuatan ikatan Ge dan Si telah terbukti Ge-Ge = 263,6 ± 7,1 kJ mol⁻¹ dan Si-Si = 325 ± 7 kJ mol⁻¹ [2]. Daya bias berbeda diterapkan untuk menyesuaikan tingkat penggoresan vertikal oleh percepatan arah ion. Gambar direkam setelah proses tumpukan gate. Tingkat penggoresan vertikal dihitung dari ketinggian film relatif terhadap substrat oksida. Tingkat penggoresan lateral ditentukan dari dua bagian fin: penggoresan lateral pada permukaan atas fin, dan penggoresan di daerah necking dekat antarmuka Ge/Si. Secara ringkas, daya bias secara eksperimental ditemukan menjadi parameter paling kritis dalam proses penggoresan dan oleh karena itu, dalam memengaruhi karakteristik perangkat secara sesuai.

Dalam studi ini, semua proses penggoresan dilakukan dalam reaktor TCP 9600 dari Lam Research. Ini adalah reaktor plasma terkapling yang memungkinkan kontrol terpisah daya coil (elektroda atas) dan bias substrat (elektroda bawah). Pendingin belakang helium diintegrasikan untuk memungkinkan suhu substrat dikontrol secara lebih efektif. Sampel dipasang pada wafer pembawa Si 6 inci dengan grasi vakum sebelum dimasukkan ke dalam ruang penggoresan. Kimia HBr/Cl₂ dieksploitasi untuk proses penggoresan ananisotropik. Tekanan proses dikontrol pada 10 mTorr. Pengaturan dan kondisi eksperimental rinci diilustrasikan dalam studi Hsu et al. [4].

Model Fisik

CFD digunakan untuk mengakses informasi internal di dalam reaktor dan aliran dianggap laminar dengan kondisi batas geser karena nomor Knudsen yang lebih tinggi dalam ruang (Gambar 1). Dalam simulasi saat ini, aliran termal plasma dianggap sebagai campuran dalam persamaan momentum; transportasi partikel dipertimbangkan dalam persamaan governing spesies dan reaksi kimia terlibat pada dinding susceptor. Satu kasus model untuk simulasi diilustrasikan pada Gambar 3. Gas inlet adalah campuran klorin (Cl₂) dan bromida hidrogen (HBR). Kecepatan campuran di inlet adalah 0,026 m/s dengan suhu dipertahankan pada 333 K. Susceptor dan dinding ruang dipanaskan ke suhu operasi 473 K. Aliran plasma ini didorong oleh bias potensi listrik dan memiliki reaksi kimia pada permukaan susceptor dengan cara yang seragam dan dapat diulang, dan akhirnya dihembuskan dari reaktor. Setelah membangun pemodelan padat oleh perangkat lunak CAD, sistem jaring dibangun dalam grid terstruktur dengan 50.000 node seperti yang ditunjukkan pada Gambar 3. Persamaan konservasi transient untuk transportasi kuantitas skalar ϕ ditunjukkan oleh persamaan berikut yang ditulis dalam bentuk integral untuk volume kontrol sembarang V sebagai berikut [19]:

$$ \frac{d}{dt}\underset{V}{\oint}\rho \varphi\;dV+\oint \kern0.27em \rho \varphi \overset{\rightharpoonup }{v}\cdot \mathrm{d}\overrightarrow{\mathrm{A}}=\oint \Gamma \mathrm{\nabla}\varphi \cdot \mathrm{d}\overrightarrow{\mathrm{A}}+{\int}_{\mathrm{V}}{\mathrm{S}}_{\varphi}\mathrm{dV} $$ (1*)

di mana ρ menunjukkan densitas; \( \overset{\rightharpoonup }{v} \) adalah vektor kecepatan; \( \overset{\rightharpoonup }{A} \) adalah vektor luas permukaan; V adalah volume; Γ adalah koefisien difusi untuk ϕ dan S_ϕ adalah istilah sumber ϕ per satuan volume. Simbol ϕ dapat diganti dengan 1 untuk persamaan kontinuitas, u, v, dan w adalah persamaan momentum dalam arah X, Y, dan Z, dan Ci untuk persamaan transportasi spesies dalam ruang reaktor masing-masing. Eq. (1*) dapat dinyatakan dalam koordinat umum menggunakan pendekatan metode volume hingga untuk simulasi. Setelah menggabungkan kondisi batas, Eq. (1*) dapat dilinearisasi dan dinyatakan dalam domain komputasi sebagai seperangkat persamaan aljabar, yang dapat diselesaikan oleh algoritma SIMPLE menggunakan teknik CFD [19]. Perlu dicatat bahwa sebagian besar perangkat pembuatan semikonduktor beroperasi jauh di bawah tekanan atmosfer. Pada tekanan yang rendah ini, aliran fluida berada dalam regime geser dan kondisi batas no-slip yang biasanya digunakan untuk kecepatan dan suhu tidak lagi valid. Aliran plasma saat ini pada tekanan sangat rendah berada dalam regime geser, yang berada di antara aliran molekul bebas dan regime kontinu [20]. Oleh karena itu, kondisi batas geser untuk kecepatan dan suhu untuk pemodelan aliran fluena diberlakukan dalam simulasi numerik kami.

Materi semikonduktor Si(s) dan Ge(s) digores pada permukaan susceptor yang dipanaskan diatur oleh reaksi permukaan berikut:

$$ {\mathrm{Cl}}_2+\mathrm{Si}={\mathrm{SiCl}}_4 $$ (2*.1) $$ 4\mathrm{HBr}+\mathrm{Si}={\mathrm{SiBr}}_4+2{\mathrm{H}}_2 $$ (2*.2) $$ 2{\mathrm{Cl}}_2+\mathrm{Ge}={\mathrm{GeCl}}_4 $$ (2*.3) $$ 4\mathrm{HBr}+\mathrm{Ge}={\mathrm{GeBr}}_4+2{\mathrm{H}}_2 $$ (2*.4)

Reaksi kimia mirip untuk penggoresan Si dalam Eq. (2*.1) dan Eq. (2*.2), atau penggoresan Ge dalam Eq. (2*.3) dan Eq. (2*.4). Oleh karena itu, proses penggoresan Si oleh campuran klorin dan bromida hidrogen ditunjukkan dalam simulasi berikutnya.

Hasil dan Pembahasan

Karakterisasi Material

Gambar TEM bagian lintang lapisan Ge yang terbentuk pada substrat SOI ditunjukkan pada Gambar 2a. Seperti yang terlihat, dislokasi tidak sepadan ada di antarmuka Ge/Si; ini, pada gilirannya, menghasilkan dislokasi threading di seluruh film epitaksial Ge. Dislokasi threading ini diyakini mengakomodasi ketidakcocokan termal antara Ge dan Si. Sebagian besar dislokasi threading berakhir dalam 80 nm dari antarmuka; namun banyak juga menyebar ke permukaan film. Film epitaksial Ge pada substrat SOI diimplantasi dengan bor dan kemudian diaktifkan, untuk memeriksa distribusi dopan dan tingkat aktivasi. Untuk bagian atas 130 nm lapisan Ge, tingkat aktivasi bor sekitar 85%, seperti yang ditunjukkan pada profil PCOR-SIMS dan profiling resistensi menyebar (SRP). (lihat Gambar 2b). Konsentrasi lubang menurun secara signifikan dalam kasus bagian bawah lapisan Ge dekat antarmuka Ge/Si, karena kehadiran defek dan karena batas pengukuran SRP. Dalam kasus perangkat yang diproduksi, Ge yang cacat dekat antarmuka Ge/Si dihapus oleh penggoresan selektif; oleh karena itu, pengukuran PCOR-SIMS dan SRP yang dilakukan di saluran harus akurat. Tingkat aktivasi maksimum ~ 3 × 10¹⁹ cm⁻³ sepenuhnya konsisten dengan batas aktivasi konvensional. Perlu dicatat bahwa karena aktivasi suhu rendah (550 °C) yang dilakukan selama implantasi bor, S/D dekat saluran Si parasit sangat resistif (Gambar 2); ini mencegah konduksi Si parasit. Gambar 3 menunjukkan karakteristik kapasitas-tegangan (CV) dari kapasitor metal-insulator-semikonduktor TiN/ZrO₂/Ge (MISCAPs). Untuk mencegah pembentukan lapisan GeOₓ yang tidak stabil selama penumpukan dielektrik high-k dan proses aneling setelah penumpukan, materi berbida nitrida Ge₃N₄ dan bukan GeO₂ disisipkan sebagai lapisan antarmuka pada permukaan Ge (001) melalui perawatan plasma jarak NH₃/H₂. Lapisan ZrO₂ ditumpuk pada 250 °C untuk 20 siklus oleh penumpukan lapis atom. Kurva CV yang diukur tidak menunjukkan dispersi frekuensi atau peregangan dari 1 KHz hingga 1 MHz dan konsisten. Kerugian, yang menciptakan tingkat jebakan dekat antarmuka ZrO₂/Ge, menggeser energi aktivasi termal untuk generasi pemuat minor dari energi bandgap p-Ge yang sesuai ke energi tengah jarak. Ketebalan oksida setara (EOT) adalah 0,6 nm dan nilai D_it (kepadatan jebakan antarmuka) adalah ~ 3 × 10¹² cm² eV⁻¹ dekat tengah jarak, seperti yang diukur oleh metode konduktansi suhu rendah (lihat inset Gambar 4).

Simulasi untuk Parameter Operasi Reaktor

Model aliran plasma laminar stabil tipis disimulasikan pada komputer pribadi berkecepatan tinggi. Gas inlet adalah campuran Cl₂, yang memiliki fraksi massa 0,75, dan HBr, yang memiliki fraksi massa 0,25. Gambar 5a menggambarkan kontur aliran masuk suhu rendah, suhu operasi lebih tinggi di dalam dan jalur partikel dalam ruang reaktor. Gambar 5b menunjukkan kontur fraksi massa produk SiCl4, yang memiliki konsentrasi rendah di atas susceptor dan konsentrasi tinggi di bawah susceptor ke keluar. Selain itu, fraksi massa Cl₂ yang lebih tinggi memberikan performa penggoresan yang baik, dan know-how ini telah divalidasi oleh simulasi saat ini seperti yang ditunjukkan pada Gambar 6. Sumbu horizontal mewakili along satu posisi radial pada susceptor dan sumbu vertikal menunjukkan tingkat penggoresan Si (kg/m² s). Gambar 6 menunjukkan bahwa proses penggoresan yang lebih baik dicapai oleh campuran inlet 75% Cl₂ dan 25% HBr, dan campuran ini diadopsi untuk melakukan eksperimen dalam studi ini.

Kasus lain untuk menunjukkan kelayakan eksperimen yang dibantu komputer adalah distribusi potensi listrik dalam ruang untuk penggoresan plasma. Berdasarkan mekanisme dasar proses penggoresan ini, model simulasi 2D dikembangkan untuk distribusi kepadatan daya plasma seperti yang ditunjukkan pada Gambar 7 dan digunakan untuk mencocokkan data pengukuran, untuk mengonfirmasi akurasi model dan membantu eksperimen.

Seperti yang diusulkan oleh Sugai [21], tegangan bias sendiri dapat dikaitkan dengan kapasititas selubung pada elektroda RF (C_K) dan elektroda tanah (C_A), dan dinyatakan sebagai berikut:

$$ {V}_{\mathrm{DC}}=\frac{C_{\mathrm{K}}-{C}_{\mathrm{A}}}{C_{\mathrm{K}}+{C}_{\mathrm{A}}}\ {V}_{\mathrm{RF}} $$ (3*)

Menurut simulasi saat ini seperti yang ditunjukkan pada Gambar 7, tegangan bias sendiri sekitar −700 V, yang dekat dengan nilai teoritis, −650 V, seperti yang dihitung dari Eq. (3*). Oleh karena itu, disarankan agar optimasi dilakukan menggunakan simulasi untuk tidak hanya menyesuaikan parameter proses yang digunakan tetapi juga untuk memodifikasi hardware yang digunakan. Ini akan membantu memastikan keseragaman selama seluruh proses dan mengarah pada proses berkualitas tinggi dan rendah biaya yang dioptimalkan.

Pembuatan dan Karakterisasi Perangkat

Lapisan epitaksial Ge dipola menjadi fin dengan ukuran fitur yang diinginkan menggunakan litografi sinar elektron. Fin dibentuk oleh penggoresan ananisotropik dengan plasma berbasis Cl₂/HBr untuk menggores Ge yang sangat cacat dekat antarmuka Ge/Si. Fin Ge yang melayang pada SOI terbentuk dengan selektivitas penggoresan Ge yang lebih tinggi dari Si dan tingkat penggoresan yang ditingkatkan dari wilayah cacat [4]. Lapisan tutupan SiO₂ kemudian ditumpuk dan menjadi spasi setelah pola gate. Setelah menentukan wilayah aktif, tumpukan gate lapisan ZrO₂ dibentuk oleh ALD, masing-masing. Bagian lintang saluran perangkat yang diproduksi ditunjukkan pada Gambar 8. Lebar fin (W_fin) digunakan untuk konsentrasi saluran 8 × 10¹⁹ cm⁻³ yang diekstrak menggunakan metode van der Pauw pada lapisan epi Ge selimut pada SOI. Perlu dicatat bahwa kendali saluran menurun seiring meningkatnya konsentrasi saluran dan meningkatnya W_fin [12, 13]. Konsentrasi saluran yang besar memerlukan W_fin yang kecil untuk mempertahankan SS rendah. Akhirnya, elektroda gate ditentukan dan ditumpuk. Gambar 9 menunjukkan karakteristik output dan transfer dari FinFET Ge segitiga dengan lebar fin (W_fin) 18 nm dan panjang gate (L_g) 90 nm. Rasio I_on/I_off dari Ge JL-FET mencapai 10⁵ dan gerak ambang (SS) sekitar 100 mV dec⁻¹. Karakteristik transfer dari Si JL-FET ditunjukkan pada Gambar 10. Rasio I_on/I_off dari Si JL-FET tinggi sekitar 10⁸, SS-nya 90 mV dec⁻¹, L_g-nya 80 nm, dan W_fin-nya 20 nm. Gambar 8 juga menunjukkan bahwa jangkauan tegangan gate, ΔV_g, sekitar 0,5 V dan dekat dengan bandgap Ge (E_g/q = 0,66 V). Ini mengonfirmasi bahwa kurva I_d–V_g yang ditunjukkan pada Gambar 8 adalah untuk FinFET Ge. Namun, jangkauan tegangan gate, ΔV_g, yang ditunjukkan pada Gambar 6 sekitar 1,8 V dan dekat dengan bandgap Si (E_g/q = 1,1 V) tetapi bukan Ge (E_g/q = 0,66 V). Jadi, kurva I_d–V_g yang ditunjukkan pada Gambar 9 adalah untuk Si JL-FET dan bukan Ge JL-FET. Pengamatan ini didasarkan pada fisika perangkat semikonduktor dan didukung oleh kurva I_d–V_g eksperimental yang ditentukan dari FinFET Ge dan Si serta peta TEM/EDS bagian lintang Si. Dua hal jelas dari inset pada Gambar 11. Inset menunjukkan karakteristik output dan transfer dari Si JL-FET yang tidak terduga setelah penggoresan berlebihan Ge; rasio I_on/I_off dari perangkat ini mencapai 10⁸. Namun, arus ON-nya hanya 17 μA μm⁻¹ pada −1 V. Rasio I_on/I_off yang tinggi disebabkan oleh lapisan Si dan bukan lapisan Ge. Ketika hanya lapisan Si yang tersisa, perangkat sebenarnya adalah Si JL-FET dan bukan Ge JL-FET.

Kesimpulan

Kami mengonfirmasi hubungan antara model simulasi dan data pengukuran. Oleh karena itu, disarankan agar optimasi dilakukan menggunakan simulasi untuk tidak hanya menyesuaikan parameter proses yang digunakan tetapi juga untuk memodifikasi hardware yang digunakan. Dengan bantuan simulasi numerik untuk menentukan parameter operasi untuk rektor, kami menunjukkan bahwa parameter untuk proses penggoresan untuk membentuk saluran Ge/Si dapat dioptimalkan melalui eksperimen, untuk meningkatkan proses penggoresan dan membantu pengembangan transistor dengan meningkatkan kualitas pembuatan dan menurunkan biaya produksi. Hasil eksperimental menunjukkan bahwa teknik penggoresan kering yang dikembangkan untuk FinFET Ge juga sangat berguna untuk pembuatan perangkat CMOS fin-tinggi.